数字集成电路低功耗物理实现技术与UPF(11)

对电路设计来说，并不是每一个部分的电路，路径延时都需要那么小，对于一些非关键路径来说，如果能够使用高VT值的元件，则可以在满足时序的前提下减小静态功耗了。

在同一种工艺下，实现不同的VT值，可以使用井偏置（Well Bias）技术，使Substrate的电压与Source的电压存在一定的电压差，就可以改变VT值了。使用较多的方法是分别对N-MOSFET和P-MOSFET增加1层Mask来提高VT，或减小VT。

通常情况下IP提供商会提供多套不同的单元库，按照不同的VT值进行设计。如TSMC 90nm LP工艺的单元库，就会提供普通VT、High VT、Low VT以及Ultra Low VT四套单元库。下面TSMC 90nm LP的四套单元库进行分析：

area

(um*um)Average leakage(nW)Rise delay (0.04pf,ns)Typical Rise Energe (0.04pf,pJ)dbtcbn90lphdbwphvttc BUFFD1BWPHVT2.19520.0170.24440.002716dbtcbn 90lphdbwptcBUFFD1BWP2.19520.2140.2371760.00272dbtcbn90lphdbwplvttc BUFFD1B WPLVT2.19520.4120.2171840.002616dbtcbn90lphdbwpulvttc BUFFD1BWPULVT2.1952 5.0550.1935560.003624

表格中dbtcbn90lphdbwptc是正常VT的库，dbtcbn90lphdbwphvttc是High VT的库，dbtcbn90lphdbwplvttc是Low VT的库，dbtcbn90lphdbwpulvttc是Ultra Low VT的库。分析时使用1个门的Buffer来进行，面积上都是2.195um^2。

静态漏电功耗，High VT库中，1个门只有0.017nW，甚至比SMIC18 METRO 1个门的漏电功耗还低（参看3.2.1）。随着VT的减小，静态功耗逐渐变大，到Ultra Low VT时，其静态功耗，1个门就有5.055nW。但也因为VT很高，High VT的Buffer延时很慢，比Ultra Low VT减慢了约27％。

从表格看来，延时的变化并不非常明显，如果在时序上要求不是很高，则尽量还是需要使用High VT的库来实现

3.2.2.1. 常用EDA工具中Multi-VT的实现方法

从Synopsys Multi-VT实现过程主要是在逻辑综合（Logic Synthesis）阶段。DC完成Multi-VT的实现，主要是在target_library中找出可以使用的所有逻辑单元，并在满足时序约束的情况下，使用最低leakage power的单元进行实现。

其实现步骤可以如下：

#读入不同VT的逻辑单元作为target library，当DC有充分的选

择空间

set_target_library {dbtcbn90lphdbwptc.db

dbtcbn90lphdbwphvttc.db \

dbtcbn90lphdbwplvttc.db dbtcbn90lphdbwpulvttc.db}

#读入HDL代码

read_verilog design_include.v

#link design

current_design design_top

uniquify

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