03组合逻辑电路数电(2)

数字电子技术教案——第三章 组合逻辑电路（39—76页）

Ai 0 0 0 0 1 1 1 1 逻辑式：

Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1 Si?AiBiCi?1?AiBiCi?1?AiBiCi?1?AiBiCi?1 Ci?AiBiCi?1?AiBiCi?1?AiBiCi?1?AiBiCi?1

化简变换：

Si?Ai?Bi?Ci?1 Ci?AiB?(Ai?Bi)Ci?1

逻辑图：

全加器电路及符号

3．集成全加器

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数字电子技术教案——第三章 组合逻辑电路（39—76页）

全加器芯片图

每一片均含有两个全加器。

4.多位加法器

（1）四位加法器

如图所示为四位加法器——将四个全加器连接在一起。

全加器构成的4位加法器

实现四位二进制数的加法运算：A3A2A1A0 + B3B2B1B0= S3S2S1S0。但此种类型加法器必须等到低位运算结束才能进行高位运算——必须要等到进位才能运算，故运算速度较慢。为此采用超前进位加法器。

（2）超前进位加法器

超前进位加法器在运算时，各位的进位数C0、C1、C2、C3、…同时产生，使得各位的加法运算同时进行，由此大大提高了运算速度。

如4位超前进位加法器：

C0=A0B0+A0C1+B0C1= A0B0+（A0+B0）C1 C1=A1B1+（A1+B1）C0 C2=A2B2+（A2+B2）C1 C3=A3B3+（A3+B3）C2

将C0A0B0+（A0+B0）C1分别带入C1、C2、C3，便得到四位的进为数，由此可同时进行四位的加法运算。方框电路如下：

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超前进位加法器

[第16学时] 二．数值比较器

比较若干位二进制数的大小。

1．一位数值比较器

比较1位数A、B的大小。 真值表：

输 入 A 0 0 1 1 表达式及逻辑电路：L?B 0 1 0 1 L 0 0 1 0 输 出 G 1 0 0 1 M 0 1 0 0 AB M?AB G?AB?AB?L?M

一位数据比较器电路

有时要用与非门实现电路，并且得到输出取反的形式：

L?AB M?AB G?AB?AB

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2．四位数值比较器

比较四位数A3A2A1A0、B3B2B1B0的大小。可从高位开始依次比较：

输 入 信 号 A3 B3 A3＞B3 A3＜B3 A3＝B3 A3＝B3 A3＝B3 A3＝B3 A3＝B3 A3＝B3 A3＝B3 A2 B2 × × A2＞B2 A2＜B2 A2＝B2 A2＝B2 A2＝B2 A2＝B2 A2＝B2 A1 B1 × × × × A1＞B1 A1＜B1 A1＝B1 A1＝B1 A1＝B1 A0 B0 × × × × × × A0＞B0 A0＜B0 A0＝B0 输 出 信 号 L(A＞B) 1 0 1 0 1 0 1 0 0 M(A＜B) 0 1 0 1 0 1 0 1 0 G(A＝B) 0 0 0 0 0 0 0 0 1 于是得到逻辑式：

L=L3+G3L2+G3G2L1+G3G2G1L0 G= G3G2G1G0

M?LG?L?G

或者：

M=M3+G3M2+G3G2M1+G3G2G1M0 G= G3G2G1G0

L?MG?M?G

变换逻辑式以方便作图：

M?M3?G3M2?G3G2M1?G3G2G1M0?M3?G3M2?G3G2M1?G3G2G1M0

?M3?(G3?M2)?(G3?G2?M1)?(G3?G2?G1?M0)

G?G3G2G1G0?G3?G2?G1?G0

L?M?G

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数字电子技术教案——第三章 组合逻辑电路（39—76页）

四位数据比较器电路

[第17学时]

3．集成数值比较器

比较四位数A3A2A1A0、B3B2B1B0的大小。可从高位开始依次比较：

有两组数据输入端A3、A2、A1、A0和B3、B2、B1、B0，三个控制输入端E1(＞)、E2(＜)、E3(＝)以及三个比较输出端A＞B、A＝B、A＜B。

控制端的设置主要在于方便多个芯片的级联，控制端控制功能如表所示（TTL电路）。 功能表如下：

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