TMS320C64x DSP Two Level Internal Memory Reference Guide (Re(7)

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Figures

35TMS320C64x DSP Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9TMS320C64x Two-Level Internal Memory Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . 12L1D Address Allocation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19Address to Bank Number Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20Potentially Conflicting Memory Accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21L1P Address Allocation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27L2 Address Allocation, 256K Cache (L2MODE = 111b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31L2 Address Allocation, 128K Cache (L2MODE = 011b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31L2 Address Allocation, 64K Cache (L2MODE = 010b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31L2 Address Allocation, 32K Cache (L2MODE = 001b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31Cache Configuration Register (CCFG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39L2 EDMA Access Control Register (EDMAWEIGHT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41L2 Allocation Registers (L2ALLOC0 L2ALLOC3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42L2 Writeback Base Address Register (L2WBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43L2 Writeback Word Count Register (L2WWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43L2 Writeback Invalidate Base Address Register (L2WIBAR). . . . . . . . . . . . . . . . . . . . . . . . . 44L2 Writeback Invalidate Word Count Register (L2WIWC). . . . . . . . . . . . . . . . . . . . . . . . . . . 44L2 Invalidate Base Address Register (L2IBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45L2 Invalidate Word Count Register (L2IWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45L1P Invalidate Base Address Register (L1PIBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46L1P Invalidate Word Count Register (L1PIWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46L1D Writeback Invalidate Base Address Register (L1DWIBAR). . . . . . . . . . . . . . . . . . . . . . 47L1D Writeback Invalidate Word Count Register (L1DWIWC). . . . . . . . . . . . . . . . . . . . . . . . 47L1D Invalidate Base Address Register (L1DIBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48L1D Invalidate Word Count Register (L1DIWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48L2 Writeback All Register (L2WB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49L2 Writeback-Invalidate All Register (L2WBINV). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50L2 Memory Attribute Register (MAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51CPU Control and Status Register (CSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52Block Cache Operation Base Address Register (BAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63Block Cache Operation Word Count Register (WC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63Streaming Data Pseudo-Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72Double Buffering Pseudo-Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72Double-Buffering Time Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73Double Buffering as a Pipelined Process. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

TMS320C64x Two-Level Internal Memory7SPRU610B

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