TMS320C64x DSP Two Level Internal Memory Reference Guide (Re(5)

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Contents

3Memory Hierarchy Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9Cache Terms and Definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13Level 1 Data Cache (L1D). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.1L1D Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.2L1D Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.2.1L1D Memory Banking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

3.2.2L1D Miss Penalty. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

3.2.3L1D Write Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.2.4L1D Miss Pipelining. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

Level 1 Program Cache (L1P). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.1L1P Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.2L1P Performance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.2.1L1P Miss Penalty. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

4.2.2L1P Miss Pipelining. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Level 2 Unified Memory (L2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

5.1L2 Cache and L2 SRAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

5.2L2 Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

5.3L2 Bank Structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

5.4L2 Interfaces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

5.4.1L1D/L1P-to-L2 Request Servicing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

5.4.2EDMA-to-L2 Request Servicing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

5.4.3L2 Request Servicing Using EDMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

5.4.4EDMA Access to Cache Controls. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

5.4.5HPI and PCI Access to Memory Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

6.1Cache Configuration Register (CCFG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

6.2L2 EDMA Access Control Register (EDMAWEIGHT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

6.3L2 Allocation Registers (L2ALLOC0 L2ALLOC03). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

6.4L2 Writeback Base Address Register (L2WBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

6.5L2 Writeback Word Count Register (L2WWC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

6.6L2 Writeback Invalidate Base Address Register (L2WIBAR). . . . . . . . . . . . . . . . . . . . . . 44

6.7L2 Writeback Invalidate Word Count Register (L2WIWC). . . . . . . . . . . . . . . . . . . . . . . . . 44

TMS320C64x Two-Level Internal Memory5456SPRU610B

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