数字电路习题库(5)

解：由逻辑电路图可看出该电路是利用同步预置法来实现相应的计数的。

首先确定电路的初态，电路初态由电路的预置输入端ABCD的连接状态决定，由图可看出电路的初态为0000态。

然后确定电路的终态，电路的终态由与非门的输入端的连接情况确定，由图可看出与非门的输入与QAQD端相连，因而当电路计数到1001时，将产生一置数脉冲，在时钟脉冲到来时，计数电路回到0000态。

因此该电路是一个模M=10的计数器。态序表如表3所示。

表2 态序表 CP QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 0 0 0 0 2. 利用R端构成模M=7的同步计数器，并写出态序表和逻辑电路连接图。

解:利用R端即反馈法构成同步计数器的关键是确定控制R端的与非门的输入端的连接。由于欲实现的是模M=7的同步计数器,当计数器计数到0111(7)时,使计数器回零,即产生一清零信号送给R端.而状态0111只短暂出现不是一个稳定状态。从而实现模M=7的同步计数.由此可知,只要将与非门的输入段与QCQBQA三端相连即可。电路连接图如图11所示,态序表见表4。0111不是稳定态即不是电路的工作状态,故采用下划线与电路的工作状态加以区别.

表4 态序表 CP QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 0 0 0 0

试题二

一、填空题（每题3分，共24分）

1．（48）10=（_________）16=（______________）2。

2．X=（-32）10，其一字节长的[X]反=_____________；[X]补=_______________。

3．将（127）10编成（ ）8421BCD,( )余3码。

3．F（A，B，C，D）=1，其最小项表达式F=Σm（______________）。

4．CMOS“或非”门，多余的不用输入端处理方法有：______________________。 5．函数

，其反函数=_______________；对偶式F*=____________。

6．TTL与非门的扇出系数是指 。 7．RAM与ROM的区别是 。 8．动态存储单元为不丢失信息，必须 。 二、求F的最简“与非”表达式（每题7分，共14分） 1．试简化函数

（用代数法）

2．

（用卡诺图法）

三、证明：（8分） 如果

，且

则A=B。

四、用PLA逻辑阵列实现全加器（要有设计全过程）（15分） 六、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形，试绘出其Q端

波形（8分）

七、试绘出“1100”序列信号检测器的原始状态转换图及最简状态转换表。（15分）

八、已知四位二进制同步计数器T1161的功能表和逻辑表符号。（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA，QCC=TQDQCQBQA）。（16分） 1. 利用R端构成M=5的计数器，写出态序表和逻辑电路连接图。 2. 分析下图所示电路的功能，M=？且写出态序表。 解：

八、试设计一个序列长度S=15的m序列脉冲产生器。

试题二答案一、填空题（每题3分，共24分）

1．（48）10=（30 ）16=（110000 ）2。

2．X=（-32）10，其一字节长的[X]反=11011111；[X]补=11100000。 3．将（127）10编成（000100100111 ）8421BCD,(010001011010 )余3码。 2．

（用卡诺图法）

解：由于给定的是一般的与或式，可直接按与或式填写卡诺图；约束条件所对应的最小项方格按无3．F（A，B，C，D）=1，其最小项表达式F=Σm（0，1，，2，??，15）。 4．CMOS“或非”门，多余的不用输入端处理方法有：接地或与其它输入端相连。

5．函数，其反函数=；对偶式F*=

。

6．TTL与非门的扇出系数是指能驱动同类与非门的个数。

7．RAM与ROM的区别是RAM中的信息即可读出又可写入，导电后信息便消失；而ROM中的信息只能读出，不能写入，信息可永久保存。

8．动态存储单元为不丢失信息，必须定期刷新。 二、求F的最简“与非”表达式（每题7分，共14分） 1．试简化函数

（用代数法）

解：

（配项加AB）

（消因律）

（消项AB）

关项处理，在相应的方格内填“Φ”或“×”，于是，可得到相应的卡诺图。

化简时根据化简需要将无关项作“1”或“0”处理。进行化简得到化简后的表达式：最后利用还原律和反演律，将与或表达式变成与非表达式的形式。

三、证明：（5分） 如果

，且

则A=B。

解：利用真值表进行证明

表1 真值表

A B 0 0 0 0 0 1 1 0 1 0 0 1 1 1 0 0

由表可看出，对应使，且的AB组合只有两种00和11，即A和B的取值相等。

由此可证得：A=B

四、用PLA逻辑阵列实现全加器（要有设计全过程）（14分）

根据全加器功能，其真值表如表4-3所示。表中Ai及Bi分别代表第i位的被加数及加数，Ci是低位来的进位，Si代表相加后得到的和位，Ci+1代表向高位的进位。由此可列出全加器的真值表 表2 全加器真值表 根据真值表画出卡诺图（见教材）写出Si、Ci+1的表达式。

输 入 输 出

Ai Bi Ci Si Ci+1 0 0 0 0 0

0 0 1 1 0 然后画出PLA阵列图，在PLA的与阵列中需产生7个乘积项，或0 1 0 1 0 阵列输出是Si和Ci+1。如图3所示。 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1

1 1 1 1 1

五、已知维持一阻塞型D触发器的CP、RD、SD及D端的波形，试绘出其Q端波形。（6分） 解：RD和SD是直接复位和直接置位端，

当RD=0,SD=1时，触发器将被置成0态； 当RD=1,SD=0时，触发器将被置成1态；

当RD=1,SD=1时，触发器正常工作，在时钟脉冲的有效跳变沿到来时，其次态输出取决与输入D端， Qn+1=D;

由此可画出时序波形图。

注：D触发器的有效跳变沿是上升沿，触发器的状态改变只可能发生在时钟的上升沿到来的时候。

六、试绘出“1100”序列信号检测器的原始状态转换图及最简状态转换表。

七、已知四位二进制同步计数器T1161的功能表和逻辑表符号。（计数状态按自然二进制码转换，QD为最高位，依次为QC、QB、QA，QCC=TQDQCQBQA）。（16分）

1. 利用R端构成M=5的计数器，写出态序表和逻辑电路连接图。 表3 态序表 CP QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 0 0 0 0

2. 分析下图所示电路的功能，M=？且写出态序表。

表4 态序表 CP QD QC QB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0

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