Task - queue设计说明文档(2)

机械学院硕2006班

clk drq Buffer_full sel sel_en s_drq ack ack_en in in in in in out out out 1 8 1 3 1 1 8 1 全局时钟信号。 8通道访问请求信号，低有效。 Buffer满标志，低有效。 经优先级选择的通道编号。。 用于标识sel信号有效与否，低有效。 写Buffer时序控制模块的标志信号，低电平标志一次响应请求、向Buffer中写入命令字的过程。 对8通道访问请求的响应信号，低有效。 DLY1 or ACKn的结果，用于控制Buffer的写使能信号和写Buffer计数器进行计数。 表2 写Buffer时序控制模块端口定义

（4）读Buffer时序控制模块：

功能：响应SDRAM Controller读取新命令字的请求，从Buffer中取出相应的命令字。

具体实现：由于读模块和写模块时序相似，所以其实现参见写buffer模块。 该子模块端口定义见表3： 端口名称 reset clk active Buffer_empty tqr 方向 位宽 in in in in out 1 1 1 1 1 全局复位信号。 全局时钟信号。 由SDRAM Controller提供，用以标识SDRAM Controller是否空闲。 Buffer空标志，低有效。 Task_Queue Read信号，用于控制Buffer的读使 能信号和读Buffer计数器进行计数。 说明 表3 读Buffer时序控制模块端口定义

（5）读/写Buffer地址控制模块：

功能：提供读/写Buffer的地址，和读/写Buffer时序控制模块配合工作。 具体实现：需访问的读/写Buffer地址均为16个，可分别例化一个16进制计数器来实现。在每个读/写周期内需要提供2个读/写地址，分别对应于CMD0和CMD1，所以引入一个使能信号（写Buffer地址的使能信号应选用ack_en，读Buffer地址的使能信号应选用tqr）对计数器进行控制，用clk触发计数。

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该子模块端口定义见表4： 端口名称 方向 位宽 reset clk control number in in in out 1 1 1 4 全局复位信号。 全局时钟信号。 计数使能信号，低有效。（写Buffer地址的使能 信号应选用ack_en，读Buffer地址的使能信号应 选用tqr）。 计数器输出，提供读/写Buffer地址。 说明 表4 读/写Buffer地址控制模块端口定义

（6）Buffer满空标志判断模块： 功能：判断Buffer的空满情况。

具体实现：Buffer空满标志判断属本模块难点，本设计未采用老师提示方法，而采用如下方法来判断空满情况：

给读/写指针地址增加一位，当指针的二进制码中最高位不同而其他各位均相等时Buffer为满；当指针的二进制码中所有位均相等时Buffer为空。

该子模块端口定义见表5： 端口名称 reset number_w number_r ack 方向 位宽 in in in in 1 5 5 8 1 全局复位信号 写Buffer地址 读Buffer地址 对8个通道访问请求的响应，低有效 Buffer空标志，低有效。判断条件： number_w= number_r → buffer_empty = 0 Buffer满标志，低有效。判断条件： buffer_full out 1 number_w(5)/= number_r(5) and number_w[4..0]= number_r[4..0] → buffer_empty = 0 表5 Buffer满空标志判断模块端口定义

（7）命令字合成模块（图3中橙色框表示）：

功能：将命令字存入Buffer之前，在原CMD0和CMD1的保留位中填入sel信息，尽量减少模块之间的耦合。其中，CMD0和CMD1命令字结构见下表：

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说明 buffer_empty out 机械学院硕2006班

CMD0命令字： Bit位 名称 解释 Bit31 WR 1/0：读/写Bit30 DI 1/0：访问地Bit17-15 SEL 申请访问Bit14-12 PT Bit11-0 BL 写SDRAM外突发传输长部数据传输延度，单位是迟时钟数 32 SDRAM 址递减/递增 SDRAM的通道 CMD1命令字： 用于定义访问SDRAM的起始地址。 表6 CMD0和CMD1命令字结构

具体实现：只需要利用一个D触发器将sel的信息在时钟上升沿到来时写入 CMD0中即可。

5 模块系统仿真及其子模块仿真

（1） 优先级控制器模块仿真结果（100MHz）

（2） 命令字合成模块的仿真结果（100MHz）

（3） 写Buffer时序控制模块仿真结果（100MHz）

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（4） 读Buffer时序控制模块仿真结果（100MHz）

（5） 读/写Buffer地址控制模块仿真结果（100MHz）

（6） Buffer满空标志判断模块设计仿真结果（100MHz）

（7） 整体仿真（50MHz，仅一个通道有请求）

（8） 整体仿真（100MHz，仅一个通道有请求）

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（9） 整体仿真（100MHz，多个通道有请求）

（10）整体仿真（100MHz，多个通道有请求）

（11）整体仿真（150MHz，仅一个通道有请求）

（12）整体仿真（150MHz，多个通道有请求）

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6 模块资源利用率情况

7 附录

TASK QUEUE模块整体原理图：

clkresetINPUTVCCINPUTVCC commandclkresetsel_ensel[2..0]cmd_in[31..0]inst1INPUTVCCcmd_gen[31..0]cmd_gen[31..0]TK_bufferclkcmd_gen[31..0]number_r[3..0]tqrnumber_w[3..0]ack_eninstcmd_out[31..0]buffer_fullbuffer_emptytqrack_ensel_ensel[2..0]number_r[3..0]number_w[3..0]s_drqcmd_gen[31..0]OUTPUTOUTPUTOUTPUTOUTPUTnumber_r[3..0]tqrack_enNOTsel_ensel[2..0]cmd_in[31..0]INPUTVCCnumber_w[3..0]inst4NOTOUTPUTOUTPUTOUTPUTOUTPUTinst8OUTPUTOUTPUTOUTPUTactivecmd_out[31..0]buffer_fullbuffer_emptytqrack_ensel_ensel[2..0]number_r[3..0]number_w[3..0]s_drqcmd_gen[31..0]priorityclkresets_drqdrq[7..0]inst0sel[2..0]sel_ensel[2..0]sel_entqrr_w_buffer2clkresettqrinst2number_r[4..0]number_r[4..0]r_bufferclkresetactivebuffer_emptyinst6number_w[4..0]number_w[4..0]empty_full_buffertqrtqrs_drqdrq[7..0]INPUTVCCbuffer_emptyr_w_buffer1clkresetack_eninst3w_bufferclkresetbuffer_fullsel_endrq[7..0]sel[2..0]inst9s_drqack_enack[7..0]number_w[4..0]number_r[4..0]number_w[4..0]number_r[4..0]resetinst5buffer_emptybuffer_fullbuffer_emptybuffer_fulls_drqack_enOUTPUTbuffer_fullsel_ensel[2..0]ack[7..0]11

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