微机原理期末考试复习试题(5)

流程图如下：

图B13.3

八、解：① 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96 ② 主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4

访问效率：

ｅ＝ １／［ｒ＋（１－ｒ）Ｈ］＝１／［４+（１－４）×０.９６］ ＝８９.３℅

③ 平均访问时间 Ｔａ＝Ｔｃ／ｅ＝４０／０.８９３＝４５nｓ

本科生期末试卷四答案

一、选择题

1．C 2．C 3．B 4．B 5．C 6．B 7．A C D 8．A C 9．B 10．D

二、填空题

1．A．内存 B．外存 C．内存 2．A．高速性 B．先行 C． 阵列

3．A．瞬间启动 B．存储器 C．固态盘

4．A．数据 B．先进后出 C．寄存器

5．A．指令周期 B．布尔代数 C．门电路和触发器 6．A．内部总线 B．I/O总线 C．系统总线

7．A．指令寄存器IR B．程序计数器PC C．内存地址寄存器AR 8．A．外围设备 B．DMA控制器 C．内存

三． 解：

（1） 浮点乘法规则：

N1×N2=(2j1×S1)×(2j2×S2)=2(j1+j2)×(S1×S2) （2） 阶码求和：j1+j2=0

（3） 尾数相乘：符号位单独处理，积的符号位=0⊕0=0 0.1001 ×0.1011 1001 1001 0000 1001

0. 011 00011

（4） 尾数规格化、舍入（尾数4位）

N1×N2=(+0.01100011)2=(+0.1100)2×2(-01)2

四、解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95

主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5

访问效率 ：e = 1 / [r + (1 – r)H] = 1 / [5 + (1 – 5)×0.95] = 83.3% 平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns

五、解：指令格式与寻址方式特点如下：

（1） 二地址指令，用于访问存储器。操作码字段可指定64种操作。 （2） RS型指令，一个操作数在通用寄存器（共16个），另一个操作数在主存中。 （3） 有效地址可通过变址寻址求得，即有效地址等于变址寄存器（共16个）内容加

上位移量。

六、解：从流程图B14.1看出，P（1）处微程序出现四个分支，对应四个微地址。为此用

OP码修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。为此用Cj修改μA2即可。转移逻辑表达式如下：μA0=P1·T4·IR6,μA1=P1·T4·IR7,μA2=P2·T4·Cj。由此可画出微地址转移逻辑。如图B14.3所示。

图B14.3

七、解：当扫描仪和打印机同时产生一个事件时，IRQ上的请求是扫描仪发的。因为这种

链路排队的设备只有当其IEI高时，才能发出中断请求，并且该设备有中断请求时其IEO为低，因此其后的设备就不可能发出中断请求信号。但是若扫描仪接口中的屏蔽触发器被置位即被屏蔽，则IEO上的请求信号将是打印机发出的。

八、解：2400转 / 分 = 40转 / 秒

平均等待时间为：1 / 40 × 0.5 = 12.5（ms） 磁盘存取时间为：60 ms + 12.5ms = 72.5ms

数据传播率： Dr = r N , N = 96K bit , r = 40转 / 秒 Dr = r N = 40 × 96K = 3840K (bit/s)

本科生期末试卷五答案 一、选择题

1．B 2．A 3．B 4 A 5．C 6．C 7．D 8．A 9．C 10．B

二、填空题

1．A．（58）10

2．A．高速缓冲 B．速度 C．多级cache体系 3．A．数据传送 B．算术运算 C．逻辑运算 4．A．时间 B．空间 C．时间+空间 5．A．主设备 B．控制权 C．总线仲裁

6．A．存储密度 B．存储容量 C．平均存取时间 7．A．组成 B．选择型 C．多路型 8．A．全相联 B．直接 C．组相联

三、解：设最高位为符号位，输入数据为[ x ]

补

= 01111 [ y ]原 = 11101

[ y ]补 = 10011

算前求补器输出后： x = 1111 y = 1101 1 1 1 1 × 1 1 0 1 1 1 1 1

0 0 0 0 乘积符号位运算： 1 1 1 1 x0⊕y0 = 0⊕1 = 1 + 1 1 1 1

1 1 0 0 0 0 1 1

算后求补级输出为00111101，加上乘积符号位1，最后得补码乘积值为 10011101 。

利用补码与真值的换算公式，补码二进制数的真值是：

x×y = -1×2 + 1×2 + 1×2 + 1×2 + 1×2 + 1×2 = -195 十进制数乘法验证： x×y = （+15）×（-13）= -195

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四、 解：（1）操作码字段为6位，可指定26 = 64种操作，即64条指令。

（2）单字长（32）二地址指令。

（3）一个操作数在原寄存器（共有16个），另一个操作数在存储器中（由变址寄

存器内容 + 偏移量 决定），所以是RS型指令。

（4）这种指令结构用于访问存储器。

五．解：写入存贮器时时序信号必须同步。通常，当R/W线加负脉冲时，地址和数据线

的电平必须是稳定的。当R/W线一达到逻辑0电平时，数据立即被存贮。因此，当R/W线处于低态时，如果数据线改变了数值，那么存贮器将存贮新的数据⑤。同样，当R/W处于低态时地址线发生了变化，那么同样的数据将存贮到新的地址（②或③）。正确的写入如下

图B15.3

六、解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序运

行于最低优先权（优先权为6）。图B15.2中出现了4重中断。 图B15.2中中断过程如下：

主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。图中，优先权3的服务程序被中断2次，而优先权5的中断又产生。

七、解：设P1是有总延迟时间t1的非流水线处理器，故其最大吞吐量（数据带宽）为1/t1。

又设Pm是相当于Pi的m段流水线处理器。并假定组成Pm的各段具有如下相同的结构，其中每一个处理线路Ci具有同样的延迟时间tc，每段中缓冲寄存器Ri及其有关控制逻辑的延迟时间为tr，这样Pm的每段总延迟时间为tc+tr，故Pm的最大吞吐能力为1/（tc+tr）。

如果Pm是将Pi划分成延迟近似相同的若干段而形成的，那么t1≈mti，因此Pi的最大吞吐能力接近于1/（mtc）。由此可得出结论：如果mtc>(tc+tr)满足，则Pm比Pi有更强的最大吞吐能力。

八、解：每道存储容量为：15×512B = 7680B

磁盘转速为：360转 / 分 = 6转 / 秒

访存时间为：1 / 6 ×1000ms ×1/2 = 83.3 ms 写入一道数据需用（平均）：（10 + 40）/ 2 + 83.3 = 108.3ms 写入一道数据需用（最多）：40 + 83.3 = 123.3ms 写入数据所用道数：38040 ÷ 7680 = 5（道） 平均所需时间：108.3ms×5 = 541.5ms 最长时间 ：123.3ms×5 = 616.5ms

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