五、思考题
1、改写例2-1，用两个always语句实现模块功能？
答：module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);
input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output[3:0] OUTY; output COUT; reg[3:0] OUTY; reg COUT; wire CLK_1; wire RST_1; wire ENA_1; assign CLK_1 = CLK; assign RST_1 = RST; assign ENA_1 = ENA;
always@(posedge CLK or negedge RST) begin
if(!RST) else
begin
OUTY<=4'b0000; COUT<=1'b0; end
OUTY= OUTY+1； always@（OUTY） end
assign COUT<=OUTY[0] & OUTY[1] & OUTY[2] & OUTY[3]; endmodule
if(ENA)
begin end
OUTY<=OUTY+2’b1;
COUT<=OUTY[0] & OUTY[1] & OUTY[2] & OUTY[3];
2、逻辑分析仪的功能是什么？它在FPGA设计中的作用是什么？简述SIGNALTAP II的使用流程。
答：逻辑分析仪可以监测硬件电路工作时的逻辑电平（高或低），并加以存储,用图形的方式直观地表达出来，便于用户检测,分析电路设计(硬件设计和软件设计) 中的错误。 逻辑分析仪在FPGA的作用主要是用于调试。
SIGNALTAP II的使用流程：设计人员在完成设计并编译工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、编译并下载设计到FPGA、在Quartus II软件中显示被测信号的波形；在测试完毕后将该逻辑分析仪从项目中删除。
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