异步串行接口电路及通信系统设计设计报告(4)

异步串行接口电路及通信系统设计

3.4 地址寻址模块电路图

将接收的数据串转并成为地址寻址信号，用以对我们自建的ROM123里面的数据进行寻址读数，adress[7..0]后面即接的是ROM123的adress[7..0]。其RTL原理图和模块图如下：

adress1clkdata[7..0]adress[7..0]inst3 时序仿真图如下：可见只要我们给与data一个“11”的启动值，寻址模块遍可以不停滴连续从0到255寻址继而读数，仿真效果很理想。

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3.5 数据接收模块

目的在于把接收到的数据通过锁存后转换成可以输给译码电路译码显示。其RTL原理图和模块图如下：

Mux8Add0+cnt~[7..0]rxfallprocess_1~0receiveMux9cnt[7..0]receive~1rdsig~reg0rdsigMux7rdsig~0Mux10dataout[7..0]~reg0dataout[7..0]Mux11Mux6Mux12Mux13Mux5Mux14Mux15Mux16Mux4Mux17Mux3Mux2Mux1Equal0=rxbufrxclkreceive~0process_0~0idleMux0idle~0 dyzrxclkrxdataout[7..0]rdsiginst8

时序仿真图如下：可见在时钟和rdsig、idle有效的情况下数据能正确转换到datadout，后面续借显示部分的电路即可以显示出十六进制的数值。

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3.6 数据发送模块电路图

将接收到来自ROM123的数据通过该电路发送给PC机端，并在FPGA上显示启动位和停止位。其RTL原理图和模块图如下：

Mux9Add0+cnt~[7..0]wrsigriseprocess_1~0sendMux0cnt[7..0]send~1tx~reg0txMux8tx~0idleregidleidlereg~0Mux1Mux7Mux6Mux5Mux4Mux3Mux2Equal0=wrsigbufwrsigclksend~0wrsigrise~0datain[7..0] dyztxclkdatain[7..0]wrsiginst10idletx

时序仿真图如下：可见在时钟到来，idle、wrsig有效的情况下，通过该电路可以将收到的数据输出。

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3.7 LED显示模块

Mux2Mux6Add0A[2..0]SEL[2..0]counter[2..0]PREDQ6' h00 --DATA[7..0]OUT1' h0 --SEL[3..0]OUTled[7..0]~reg0PREDQ3' h1 --B[2..0]+ADDERled[7..0]ENACLRMUX16' hFF7C --DATA[15..0]CINLessThan03' h7 --A[2..0]B[2..0]1

时序仿真图如下：可见对于给与的任意一个十六进制的数据，都能正确通过译码电路到LED部分显示，效果明显。

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3.8 ROM数据存储模块

通过QuartusII9.0软件，依次选择FILE?NEW?Memory Initialize File，从0到255一次存入256个数据，保存为.mif文件用于寻址输出数据用。在顶层图中双击新建ROM模块，设置数据宽度为8bit,256words，将.mif文件和ROM相关联，即生成如图所示的模块图。

rom123address[7..0]8 bits256 wordsq[7..0]clockinst2Block type: AUTO

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