图2-13 分计数模块RTL图
如图2-14所示为分计数模块波形仿真图。给clk一定时钟信号之后，clr高电平清零无效，每次达到时钟脉冲上升沿时，分计数低位min0计一个数，计到9时向高位进位，当计到59时，模块进位输出co产生一个脉冲信号，由仿真图可知此模块设计满足设计要求。
图2-14 分计数模块波形仿真图
2.5.3时计数模块
图2-15 时计数模块符号图
如图2-15所示为时计数模块符号图。输入端口clr是时计数模块的清零信号，也是整个数字中的使能信号，低电平有效； clk是秒脉冲输入端口输出端口；sl[3..0]是分计时的低位，sh[3..0]是分计时的高位。
图2-16 时计数模块波形仿真图
时计数模块波形仿真图如图2-16所示。clk接分计时模块的仅为输出，给定时钟
11 信号，clr高电平清零无效，每次达到时钟脉冲上升沿时，时计数低位sl计一个数，计到9时向高位进位，当计到24时，高、低都变为零，计数重新开始，由仿真图可知此模块设计满足设计要求。
2.5.4调时模块
图2-17 调时模块符号图
如图2-17所示为调时模块符号图。本设计的调时模块类似于二选一数据选择器，输入端口key是调时模块的调时开关，当为高电平是输出a的数据，当为低电平时输出b的数据；a端接上一个计时模块的进位输出；b端接分频器的输出时钟脉冲；c为模块的输出，作为计时模块的输入时钟。由此可知当key为低电平时可进行调时、调分。
图2-18 调时模块波形仿真图
如图2-18所示为调时模块波形仿真图。当key为低电平时，调时模块输出b的脉冲；当key为高电平时，输出a的脉冲。由此可知，本模块满足设计要求。
12 2.6闹钟模块设计
图2-19 闹钟模块总体设计框图
如图2-19所示为闹钟模块总体设计框图。本模块主要由定时模块、比较模块组成，另外还有正常计时时间和定时时间输出选择切换模块，连接基本数字钟模块的时、分、秒输出，以及定时时间的时、分输出，另一端连接动态显示模块，通过外部按键来选择基本时钟或者是闹钟时间设定的显示。定时控制模块有复位键、调时调分切换键、累加键，来设定闹钟时间。
2.6.1定时模块
如图2-20、2-21所示分别为定时模块符号图及RTL图。输入端口reset是定时模块的复位信号，也是整个打铃器的使能信号，低电平有效； k1是闹钟时间设定时、分切换按键，高电平时对时进行调节，低电平时对分进行调节；up_key是调整闹钟时间的累加按键，另一端接按键消抖模块，每按一次计数加一；Q_tmpma、Q_tmpmb、Q_tmpha、Q_tmphb分别为闹钟时间的分低位、分高位、时低位时高位。
图2-20 定时模块符号图
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图2-21 定时模块RTL图
如图2-22所示为定时模块波形仿真图。当复位键为高电平、k1为低电平时，每按下一次up_key闹钟分低位就计一个数，计到9时向高位进一，当计到59时重新从0开始计数；当复位键为高电平、k1为高电平时，开始对时计数，up_key每来一个脉冲时低位就计一个数，计到9时变为0，高位进位，计到23时重新计数，由波形仿真克制此模块满足设计要求。
图2-22 定时模块波形仿真图
2.6.2比较模块
如图2-23所示为比较模块设计框图。设计思路为：将闹钟设定的时间与及时模块的时间分别比较，即时高位、时低位、分高位、分低位分别进行比较，若时间相等，
14 则输出高电平，输出信号与1Hz时钟信号相与，获得的信号接蜂鸣器，可实现时隔一秒报警一次，报警时长为一秒。
图2-23 比较模块设计框图
如图2-24所示为比较模块符号图。Clk0为比较模块的时钟，接200分频器输出的1Hz时钟信号；QH_B[3..0]为时钟的时高位，QH_A[3..0]为时钟的时低位，QMB[3..0]为时钟的分高位，QM_A[3..0]为时钟的分低位；HARM_B[3..0]为闹钟时间的时高位，HARM_A[3..0]为闹钟时间的时低位，MARM_B[3..0]为闹钟时间的分高位，MARM_A[3..0]为闹钟时间的分低位；SPEAK为比较模块的输出，接报警时长设定模块的输入。
图2-24 比较模块符号图
如图2-25所示为比较模块波形仿真图。给clk0一定时钟，设定闹钟时间时高位为1，时低位为2，分高位、分低位都为0，即闹钟时间为十二点整,；首先设定时钟模块的时高位设定为1，时低位为1，分高位为5，分低位为9，即十一点五十九分，再设定为十二点整；由波形仿真图可知，当时钟时间由十一点五十九分变为十二点整时，speak输出时钟波形，可知比较模块的设计满足要求。
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