用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。
实验报告
课程名称：EDA技术实验 实验名称： 班级： 姓名： 指导老师评定： 签名：
一、实验目的
用VHDL设计一个2选1多路选择器,并设计一个8位硬件加法器。
二、实验仪器
计算机一台，U盘一个，Quartus Ⅱ软件
三、实验步骤
（一）2选1多路选择器的VHDL描述
1. 新建一个文件夹YHY，打开Quartus Ⅱ软件，选择菜单File→New，在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File(如图一)，按OK按钮打开VHDL编辑器窗口。
2. 在VHDL编辑器窗口输入2选1多路选择器的VHDL描述：
ENTITY mux21a IS
PORT(a,b:IN BIT;
s:IN BIT;
y:OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y<=a WHEN s='0' ELSE b;
END ARCHITECTURE one;
3. 打开波形编辑器，运行2选1多路选择器，观察其输出波形（如图一所示）。
图一 2选1多路选择器波形图
用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。
4. 调出VHDL描述产生的2选1多路选择器的原理图。点击Tools→Nelist viewers→RTL Viewer，即调出VHDL描述产生的2选1多路选择器的原理图（如图二所示），并调出其元件符号（如图三所示）。
图二 2选1多路选择器原理图 图三2选1多路选择器元件符号
5. 用IF语句描述2选1多路选择器，并运行出其波形图。
ENTITY mux21a IS
PORT(a,b,s:IN BIT;
y:OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS(a,b,s)
BEGIN
IF s='0' THEN
y<=a ;ELSE
y<=b;
END IF;
END PROCESS;
END ARCHITECTURE one;
用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。
（二）八位硬件加法器
1. 打开VHDL编辑器窗口，输入八位硬件加法器的VHDL描述：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER8 IS
PORT ( CIN : IN STD_LOGIC;
A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
S : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
COUT : OUT STD_LOGIC );
END ADDER8;
ARCHITECTURE behav OF ADDER8 IS
SIGNAL SINT,AA,BB : STD_LOGIC_VECTOR(8 DOWNTO 0);
BEGIN
AA<='0'&A;BB<='0'&B; SINT <=AA+BB+CIN;
S <= SINT(7 DOWNTO 0);
COUT <=SINT(8);
END behav;
2. 调出其原理图和元件符号（如下图）
八位硬件加法器元件符号
八位硬件加法器原理图
用VHDL语言设计一个2选1多路选择器,并设计一个8位硬件加法器。
3. 运行并打开其波形图（如下图）
八位硬件加法器波形图
四、实验分析与总结
1. 根据各个元件的波形图知，实验结果正确，设计成功。
2. 通过此次实验，进一步熟悉了2选1多路选择器和八位硬件加法器的VHDL描述方法。对VHDL的使用有了更深入的了解。
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