when 2=>Disp_Decode<=\ when 3=>Disp_Decode<=\ when 4=>Disp_Decode<=\ when 5=>Disp_Decode<=\ when 6=>Disp_Decode<=\ when 7=>Disp_Decode<=\ when 8=>Disp_Decode<=\ when 9=>Disp_Decode<=\ when 10=>Disp_Decode<=\
when others=>Disp_Decode<=\全灭 end case; end process;
end behave;
4、编写完VHDL程序后，保存起来。方法同实验一。
5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改，直到完全通过编译和仿真。
6、编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。
7、根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起来。
CLK：FPGA时钟，接24MHZ数字时钟。 RST：复位信号，按一个按键开关K1。
S1、S2：小时、分钟调节，接两个按键开关K2、K3。 SPK：整点报时，接喇叭/蜂鸣器接口的蜂鸣器。
DISPLAY[6..0]：显示端口，接数码管模块的A、B、C、D、E、F、G。 SEL[2..0]：显示端口，接数码管模块的SEL2，SEL1，SEL0。
8、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。
五、实验结果与现象
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以设计的参考示例为例，当设计文件加载到目标器件后，数码管开始显示时间，从00-00-00开始。在整点的前5秒，喇叭开始发声进行报时，一旦超过整点，喇叭停止发声。按动按键开关的K2、K3小时和分钟开始步进，进行时间的调整。按下按键开关的K1，显示恢复到00-00-00重新开始显示时间。
六、实验报告
1、 绘出仿真波形，并作说明。
2、 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。 3、 在此实验的基础上试用其它的方法来实现数字钟的功能，并增加其它功能。
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附图EP1K10TC100管脚图
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