实验二 含异步清零和同步使能的加法计数器的设计
一、 实验目的
1、 了解二进制计数器的工作原理。
2、 进一步熟悉QUARTUSII软件的使用方法和VHDL输入。
3、时钟在编程过程中的作用。
二、 实验原理
二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：
在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。其工作时序如图2-1所示：
图2-1 计数器的工作时序
三、 实验内容
本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关S1表示使能端信号，用复位开关K1表示复位信号，用LED模块的D1～D4来表示计
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数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值模拟计数器的工作时序，观察计数的结果。
四、 实验步骤
1、 打开QUARTUSII软件，新建一个工程。
2、 建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。 3、 按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序。
注意：要求有异步清零信信号ret，低电平有效； 同步时能信号en，高电平有效 参考程序： library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;
-------------------------------------------------------------------- entity exp3 is
port( clk,ret,en : in std_logic; --定义时钟、异步复位、同步使能信号 cq : out std_logic_vector(3 downto 0); --计数结果 cout : out std_logic --进位信号 ); end exp3;
-------------------------------------------------------------------- architecture behave of exp3 is begin
process(clk,ret,en)
variable cqi : std_logic_vector(3 downto 0); begin
if ret='0' then cqi:=(others =>'0');-- 计数器异步复位 elsif clk'event and clk='1' then--检测时钟上升沿 if en='1' then--检测是否允许计数（同步使能）
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if cqi<15 then cqi:=cqi+1; else cqi:=(others =>'0'); end if; end if; end if;
if cqi=15 then cout<='1';--输出进位信号 else cout<='0'; end if;
cq<=cqi;--计数值向端口输出 end process; end behave;
4、 编写完VHDL程序后，保存起来。方法同实验一。
5、 对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。 6、 编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行
全编译一次，以使管脚分配生效。
7、 根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起
来。
8、 用下载电缆将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编
程思想一致。
9、 思考：把该设计改成是加减法可控的计数器，增加控制输入端M，当M=0时，
进行加法计数，当M=1时，进行减法计数。
五、 实验现象与结果 六、 实验报告
1、 绘出仿真波形，并作说明。
2、 写出在VHDL编程过程中需要说明的规则。
3、 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。 4、 改变时钟频率，看实验现象会有什么改变，试解释这一现象。
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实验三 图形和VHDL混合输入的电路设计
一、 实验目的
1、 学习在QUARTUSII软件中模块符号文件的生成与调用。 2、 掌握模块符号与模块符号之间的连线规则与方法。 3、 掌握从设计文件到模块符号的创建过程。
二、 实验原理
在层次化的设计文件中，经常需要将已经设计好的工程文件生成一个模块符号文件作为自己的功能模块符号在顶层调用，该符号就像图形设计文件中的任何其它宏功能符号一样可被高层设计重复调用。
三、 实验内容
在实验中，时钟信号选取12KHZ做为数码管的扫描时钟，拨动开关输入一个预置的八位数据，经过数控分频电路分频后得到一个较低的频率做为加法计数器（实验一）的时钟频率进行计数器的加法运算。得到的值给数码显示译码电路在数码管上显示出来。
四、 实验步骤
1、 打开QUARTUSII软件，新建一个工程。 2、 其中，本实验的三个组成模块，分别为： 计数器模块（exp1.vhd），实验一。 数码显示译码器模块（ymq.vhd），； 数控分频器的设计 （fpq.vhd）
3、 对设计文件（exp1.vhd；ymq.vhd；fpq.vhd）进行模块符号文件的创建。 4、 新建一个图形编辑文件，调用3中创建的模块符号，输入设计电路如图3-1所示。
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图3-1 实验三的设计电路
5、 编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行全
编译一次，以使管脚分配生效。
如果是调用的本书提供的VHDL代码，则实验连线如下：
CLK：FPGA时钟信号，接数字时钟CLOCK3，并将这组时钟设为1024HZ。 DATA[7..0]：分频数据输入信号，分别接拨动开关的S8-S1。 COUT：计数进位输出信号，接一个LED灯D1。 RET：计数复位信号，接一个按键开关K1。
LEDAG[6..0]：数码管显示信号，接数码管的G、F、E、D、C、B、A。 SEL[2..0]：数码管的位选信号，接数码管的SEL2、SEL1、SEL0。
6、 根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起
来。
7、 用下载电缆将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程
思想一致。
五、 实验现象与结果
以设计的参考示例为例，当设计文件加载到目标器件后，拨动八位拨动开关，使
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