计算机组成原理都给对方版答案(完整版)(5)

(1) 若尾数运算结果形式满足 条件时，结果需要左规； (2) 若尾数运算结果形式满足 条件时，结果需要右规（1次）； (3) 若尾数运算结果形式满足 条件时，结果不需要规格化；

A．MS1MS2.M1=00.0 D．MS1MS2.M1=01.1 G．MS1MS2.M1=11.0

B．MS1MS2.M1=00.1 E．MS1MS2.M1=10.0 H．MS1MS2.M1=11.1

C．MS1MS2.M1=01.0 F．MS1MS2.M1=10.1

答：（１）A, H （２）D,E,F （３）B 4.11 浮点数运算的溢出判断，取决于 。

A．尾数是否上溢 C．阶码是否上溢 答：C

4.12 设[X]补=X0.X1??Xn，X必须满足 条件时，X左移一位求2X时，才不会发生溢出。

A．X0.X1=0.0 答：A, B

4.13 设机器字长8位，若机器数DAH为补码，则算术左移一位后为 ，算术右移一位后为 。

A．B4H 答：A, E 4

在计算机内，减法一般用 来实现。 A．二进制减法器 5

设某运算器由一个加法器Σ、两个暂存器A和B（D型边沿寄存器）、一个状态寄存器、一个二选一多路选择器构成，如图4.29所示。加法器具有F=A、F=B和F=A+B这3种功能；A、B均可接收加法器的输出，A还可以接收外部输入数据D。问： 5.3 描述外部数据D传送到暂存器B的过程，写出发送的信号序列。 5.4 如何实现操作A+B→A和A+B→B？写出发送的信号序列。

5.5 可以实现操作D+A→A和D+B→B吗？如果可以，请写出发送的信号序列。 5.6 若A、B均为锁存器（电平触发的寄存器），那么实现操作A+B→A和A+B→B时有问

题吗？为什么？ 答：C

B．十进制减法器

C．二进制加法器

D．十进制加法器

B．B5H

C．F4H

D．6DH

E．EDH

B．X0.X1=1.1

C．X0.X1=0.1

D．X0.X1=1.0

B．尾数是否下溢 D．阶码是否下溢

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FLAGSCPFΣ 加法器A→ΣCPAF=AF=BF=A+BB→ΣABCPBSD二选一

4.29 习题4.15图示

答：（１）传送过程：Ｄ Ａ，Ａ ∑ Ｂ。

控制信号：Ｓ＝0（选Ｄ），CPA, A ∑,F=A,S=1(选∑) （２）A ∑,B ∑,F=A+B,S=１(选∑)，CPA A ∑,B ∑,F=A+B,CPB （３）S=0(选D),CPA, A ∑,B ∑,F=A+B,S=１(选∑)，CPA S=0(选D),CPA, A ∑,B ∑,F=A+B,CPB （４）结果不对。加法器会多次运算。 6

如果将例4.12中的两条指令修改如下，试写出运算结果及其标志位，并分析各标志的意义。

MOV AL，7FH ADD AL，80H 答：（AL）=FFH； ZF=0：因为运算结果非零；

CF=0：因为加法运算的最高位没产生进位，

OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=1：因为运算结果的最高位为1,

PF=1：结果中“1”的个数为偶数个，所以PF=1。 7

如果将例4.12中的两条指令修改如下，试写出运算结果及其标志位，并分析各标志的意义。

MOV AL，7FH SUB

AL，1

答：（AL）=7EH；

ZF=0：因为运算结果非零；

CF=0：因为加法运算的最高位没产生借位，

22

OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=0：因为运算结果的最高位为0,

PF=0：结果中“1”的个数为奇数个，所以PF=0。

第五章

5.1 说明主存储器的组成，并比较SRAM和DRAM有什么不同之处？为什么DRAM的地址一般要分两次接收？

略。

5.2 有一个64K×16位的存储器，由16K×1位的DRAM芯片（芯片内是128×128结构）构成，存储器读/写周期为500ns，问：

（1）需要多少片DRAM芯片？

（2）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？ （3）如果用集中刷新方式，存储器刷新一遍最少用多少时间？ 答：（１）64; （２）15.625微秒 （３）64微秒

5.3 某机字长16 位，CPU地址总线18位，数据总线16位，存储器按字编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：

（1）该机可以配备的最大主存容量为 。

（2）该机主存采用64K×1bit的DRAM芯片（内部为4个128×128阵列）构成最大主存空间，则共需 个芯片；若采用异步刷新方式，单元刷新间隔为2ms，则刷新信号的周期为 。

（3）若为该机配备2K×16位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为462EH，则该地址可映象到Cache的哪一组？

（4）已知该机已有8K×16位的ROM存储器，地址处于主存的最高端；现在再用若干个16K×8位的SRAM芯片形成128K×16位的RAM存储区域，起始地址为00000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM、ROM的地址范围，并画出SRAM、ROM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。

答：（１）256KW

（２）64, 15.625微秒

主存字块标志（3）组地址块内地址823

82

区号或者

组号组内块号块内地址7812

462E可以写为：00 0100 0110 0010 1110，所以，它的组号为： 110 0010 1＝197 （4）

A17MREQ#A16-A14A13A12-A0ACS#16K*8SRAMWE#DACS#16K*8SRAMWE#DACS#16K*8SRAMWE#DY0#EN#Y1#C3-8译码器BAY7#。>=1>=1>=1>=1>=1。1R/W#D15-D028AOE#8K*16ROMD

RAM的地址范围为：

00 0000 0000 0000 0000－01 1111 1111 1111 1111 ROM的地址范围为：

11 1110 0000 0000 0000－11 1111 1111 1111 1111

5.4 设有一个4体交叉存储器，在使用时经常遇到连续访问同一个存储体的情况，会产生怎样的结果？

答：存储器带宽降低。

5.5 某计算机的存储系统由Cache、主存和用于虚拟存储的磁盘组成。CPU总是从Cache中获取数据。若所访问的字在Cache中，则存取它只需要20ns，将所访问的字从主存装入Cache需要60ns，而将它从磁盘装入主存则需要1200?s。假定Cache的命中率为90%，主存的命中率为60%，计算该系统访问一个字的平均存取时间。

答

：

ta=h1t1?(1-h1)h2t2?(1-h1)(1-h2)t3=20*0.9?(1-0.9)*0.6*(20+60)?(1-0.9)(1-0.6)*(20+60+1200000)=48026

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ta=h1t1?(1-h1)h2t2?(1-h1)(1-h2)t3=20*0.9?(1-0.9)*0.6*60?(1-0.9)(1-0.6)*1200000 =48021.65.6 CPU执行一段时间时，cache完成存取的次数为3900次，主存完成的存取次数为100次，已知cache的存储周期为40ns，主存的存储周期为240ns。求cache/主存系统的效率和平均访问时间？

答：e=tc/ta=8/9=89%

ta=40*(3900/4000)+240*(100/4000)=45ns

5.7 某处理器包含一片内Cache，容量为8K字节，且采用4路组相联结构，块的大小为4个32位字。当Cache未命中时，以分组方式从主存读取4个字到Cache，假定主存容量为16M字节。请说明：

（1）Cache共分多少组？

（2）写出主存的字节地址的格式，并说明地址格式中的不同字段的作用和位数； 答：(1) 128组; (2)

主存字块标志组地址块内地址13区号或者

7组号424

组内块号块内地址

1175.8 计算机主存容量为256K字，Cache为8K字。主存与Cache之间按组相联映射，Cache的每组有4个行，每行有64个字。假设开始时Cache为空，CPU按顺序从主存地址为0，1，2，? ，8447单元执行“取“操作（不命中时，采用将主存中含有该字的块送入Cache后，再从Cache中把需要的字读出送CPU的方法），然后又重复执行20次。设Cache存取时间为主存的1/10。替换使用LRU算法，请计算上述操作总的存取时间与不用Cache相比，速度提高多少倍？

答：约4.965倍

5.9 简述虚拟存储器的含义和作用。 略。

习题六

6．1 指令包括哪几部分？各表示什么含意？

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