CML ECL LVDS互连

发表于 2009/10/22 17:04:48 标签： LVDS CML PECL

LVDS,CML,PECL介绍以及互联(转)

摘要：随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。低功耗及优异的噪声性能是有待解决的主要问题。芯片间互连通常有三种接口：PECL (Positive Emitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

1 摘要随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。低功耗及优异的噪声性能是有待解决的主要问题。芯片间互连通常有三种接口：PECL (Positive Emitter-Coupled Logic)、LVDS

(Low-Voltage Differential Signals)、CML (Current Mode Logic)。在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

2 PECL接口PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。PECL标准最初由Motorola公司提出，经过很长一段时间才在业内推广开。

2.1 PECL接口输出结构

PECL电路的输出结构如图1所示，包含一个差分对管和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。标准的输出负载是接50电阻至VCC-2V的电平上，如图1所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。PECL结构的输出阻抗很低，典型值为4-5，这表明它有很强的驱动能力，但当负载与PECL的输出端之间有一段传输线时，低阻抗造成的失配将导致信号时域波形的振铃现象。

图1. PECL接口输出结构

2.2 PECL接口输入结构

PECL输入结构如图2所示，它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态范围最大。Maxim公司的PECL接口有两种形式的输入结构，一种是在芯片上已加有偏置电路，如MAX3885，另一种则需要外加直流偏置，如MAX3867、MAX3675。

图2. PECL接口输入结构

表I中给出了Maxim公司PECL接口输入输出的具体电气指标。

表I. PECL输入和输出规格 Parameter

Conditions

Min

Type Max

Units

VCC - 1.025

Output High Voltage

TA = -40°C

VCC - 1.025 VCC - 0.88 V

VCC - 1.085 VCC - 0.88 V

TA = 0°C to +85°C VCC - 1.81 VCC - 1.62 V

Output Low Voltage

TA = -40°C VCC - 1.83 VCC - 1.55 V

Input High Voltage VCC - 1.16 VCC - 0.88 V

Input Low Voltage VCC - 1.81 VCC - 1.48 V

在+5.0V和+3.3V供电系统中，PECL接口均适用，+3.3V供电系统中的PECL常被称作低压PECL，简写为LVPECL。

在使用PECL电路时要注意加电源去耦电路，以免受噪声的干扰，另外，输出采用交流还是直流耦合对负载网络的形式将会提出不同的要求。

3 CML接口CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。此外，50背向终端匹配减小了背向反射，从而降低了高频失真。

3.1 CML接口输出结构

CML接口的输出电路形式是一个差分对管，该差分对的集电极电阻为50，如图3所示，输出信号的高低电平切换是靠共发射极差分对管的开关控制的，差分对的发射极与地之间的恒流源典型值为16mA，假定CML输出负载为一50上拉电阻，则单端CML输出信号的摆幅为VCC至VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50负载，这时的直流阻抗由集电极电阻决定，为50，CML输出共模电压变为VCC-0.4V，差分信号摆幅仍为800mVP-P。在交流和直流耦合情况下输出波形如图4所示。

图3. CML接口输入结构

图4. 直流耦合与交流耦合情况下，CML输出波形

3.2 CML接口输入结构

CML输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式，如

图5所示，Maxim公司的CML输入阻抗为50 ，容易使用。输入晶体管作为射随器，后面驱动一差分放大器。

图5. CML输入电路匹配

表II以MAX3831/MAX3832为例列出了CML器件的输入输出技术参数 表II. CML输入和输出规格(负载 = 50至VCC) PARAMETER

Differential Output Voltage Output Common Mode Voltage

CONDITION MIN

640

VCC - 0.6V 400

TYP 800

MAX 1000

Units mVp-p V V mVp-p

Single-Ended Input Voltage

VIS

Range

Differential Input Voltage Swing

VCC-0.2

VCC +

0.2V

1200

注：Maxim不同产品CML输入灵敏度不同，如MAX3875、MAX3876。

4 LVDS接口LVDS用于低压差分信号点到点的传输，该方式有三大优点，使其更具有吸引力。A) LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流不超过4mA，负载阻抗为100。这一特征使它适合做并行数据传输。B) LVDS信号摆幅小，从而使得该结构可以在2.5V的低电压下工作。C) LVDS输入单端信号电压可以从0V到2.4V变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V到2.2V范围内变化，也就是说LVDS允许收发两端地电势有±1V的落差。

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