EDA实验与实践讲义
end if; z<='0'; when st0=>if(x='0') then
next_state<=st1; end if; z<='0'; when st1 =>if(x='0') then
next_state<=st2; else
next_state<=st5; end if; z<='0'; when st2 =>if(x='1') then
next_state<=st3; else
next_state<=st6; end if; z<='0'; when st3 =>if(x='0') then
next_state<=st4; else
next_state<=st0; end if; z<='0'; when st4=>if(x='0') then
next_state<=st2; else
next_state<=st0; end if; z<='1'; when st5 =>if(x='1') then
next_state<=st0; else
next_state<=st1; end if; z<='0'; when st6=>if(x='1') then
next_state<=st5; end if; z<='0';
when others=>next_state<=idle; z<='0'; end case; end process; end detect_rt; （3）、源程序之三：基于Verilog HDL的源程序detect.v module detect(x,z,clk,rst); input x,clk,rst; output z;
reg[2:0] state; wire z;
parameter idle='d0,a='d1,b='d2,c='d3,d='d4,e='d5,f='d6,g='d7; assign z=(state==d&&x==0)?1:0;
always@(posedge clk or negedge rst) if(!rst)
begin
state<=idle;
VHDL&Verilog HDL
46
EDA实验与实践讲义
end
else
casex(state) idle : if(x==1)
begin
state<=a; end
a : if(x==0)
begin
state<=b; end
b : if(x==0)
begin
state<=c; end
else
begin
state<=f; end
c : if(x==1)
begin
state<=d; end
else
begin
state<=g; end
d : if(x==0)
begin
state<=e; end
else
begin
state<=a; end
e : if(x==0)
begin
state<=c; end
else
begin
state<=a; end
f : if(x==1)
begin
state<=a; end
else
begin
state<=b; end
g : if(x==1)
begin
state<=f; end
default : state<=idle; endcase endmodule
VHDL&Verilog HDL
47
EDA实验与实践讲义
2、空调机控制器
空调机控制器的输入来自温度传感器（参见图6.1）：当室温高于预先设定的高限（例如25度）时，信号temp_high为'1'；否则为'0'。当室温低于预先设定的低限（例如17度）时，信号temp_low为'1'；否则为'0'。空调机控制器根据这2个输入信号值的组合向空调机发出适当的命令：Heat表示加热，Cool表示制冷。
空调机控制器可以抽象为一个有限状态机，其状态迁移图如图6.2所示。 (1) 实验任务：
? 设计：输入VHDL或Verilog HDL代码。 ? 编译 ? 模拟
检查模拟结果的波形，如果和预期结果不符，修改设计，重复以上过程，直至正确。
temp_highHeat（加热）温 度空调机空调机传感器temp_low控制器Cool（制冷） 图6—1
4just_right1heat <= '0'cool <= '0'112233too_coldtoo_hotheat <= '1'cool <= '0'heat <= '0'cool <= '1'
3.2 空调机控制器状态迁移图 图6—2 ① temp_high = '0' AND temp_low = '0' ② temp_low = '1' ③ temp_high = '1' ④ reset = '0'
(2)实验要求
? 设计输入文件 ? 设计与调试过程 ? 模拟输入输出波形
四、实验报告要求
1、总结状态机的设计方法；
2、试比较源程序之一、二的综合结果有何区别。
VHDL&Verilog HDL
48
EDA实验与实践讲义
实验八 接口电路实验
-------A/D&D/A转换
一、实验目的
1、熟悉软件的使用及接口控制电路的基本设计方法； 2、掌握A/D&D/A芯片接口技术；
3、进一步学习使用EDA集成设计软件Max+plus II进行电路的模拟、综合过程； 二、实验器材
1、AEDK_EDAII实验机及其附件 一台； 2、计算机：Pentium或相应处理器以上，有一个空余的并行口 一台； 3、双踪示波器 三、实验内容
1、A/D转换实验
（1）源程序：A_TO_D.VHD library IEEE;
use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all;
use IEEE.std_logic_UNSIGNED.all;
entity A_TO_D is port (
AD : in STD_LOGIC_VECTOR (7 downto 0); CLK1 : in STD_LOGIC;
K :in STD_LOGIC_VECTOR (3 downto 1); POUT :out STD_LOGIC_VECTOR (8 downto 1); A :out STD_LOGIC_VECTOR (2 downto 0); RD :out STD_LOGIC; WR :out STD_LOGIC; CS0809 :out STD_LOGIC; CSMEM : out STD_LOGIC; ); end A_TO_D;
architecture A_TO_D_arch of A_TO_D is SIGNAL STEP : INTEGER RANGE 0 TO 3; begin
A<=K;
CSMEM <= '1'; CSLCD <= '1';
PROCESS(CLK1,STEP,AD) BEGIN
IF (CLK1='1' )AND (CLK1'EVENT) THEN STEP<=STEP+1; END IF; CASE(STEP) IS
WHEN 0=> WR<='0' ;
RD<='1'; CS0809<='0' ;
WHEN 1=> WR<='1';
RD<='1'; CS0809<='1';
WHEN 2=> WR<='1';
RD<='0' ; POUT<=AD; CS0809<='0' ;
WHEN 3=> WR<='1';
VHDL&Verilog HDL
一台； 49
EDA实验与实践讲义
RD<='1'; CS0809<='1';
END CASE; END PROCESS; end A_TO_D_arch; （2）、编译仿真， （3）、硬件验证,：以ALTERA公司的FLEX_EPF10K10TC144_4为下载目标。
①、使用信号和模块：
用模块, 1,2,3,12,18,22使用信号如表4-2所示。 ② 、实验内容：
A. 模块23的第7开关置为ON, 其余为OFF,
B. 由调压电路模块提供模拟输入电压，或者通过模块2的IN2-7输入模拟电压； C. 由脉冲源提供电路的驱动时钟；
D. 参考电源模块提供A/D芯片的基准电源； E. 开关K3-K1输入决定转换通道； F. 转换结果在模块22显示； G. 模块18的CLK1接1KHZ. 输入 芯片 芯片 功 能 输出 芯片 芯片 功 能 信号名 脚号 脚名 信号名 脚号 脚名 AD0 P140 OUT1 P116 D61 转换输出 AD1 P138 OUT2 P114 D60 转换输出 AD2 P137 OUT3 P113 D59 转换输出 AD3 P136 OUT4 P112 D57 转换输出 AD4 P135 OUT5 P111 D56 转换输出 AD5 P133 OUT6 P110 D54 转换输出 AD6 P132 OUT7 P109 D53 转换输出 AD7 P131 OUT8 P102 D52 转换输出 CLK1 P55 驱动时钟 A0 P19 G104 通道选择 K1 P41 开关输入 A1 P18 G105 通道选择 K2 P42 开关输入 A2 P17 G107 通道选择 K3 P43 开关输入 /RD P38 A1 读信号 /EOC P33 转换结束 /WR P36 A3 写信号 /CS0809 P28 A11 片选信号 /CSLCD P30 A6 /CSMEM P29 A8 2、D/A转换实验 （1）源程序：D _TO_ A.VHD library IEEE;
use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all;
use IEEE.std_logic_UNSIGNED.all;
entity D_TO_A is port (
CLK1: in STD_LOGIC; K1: in STD_LOGIC; K2: in STD_LOGIC;
AD: out STD_LOGIC_VECTOR (7 downto 0); WR: out STD_LOGIC; RD: out STD_LOGIC; CS0832: out STD_LOGIC; CS0809: out STD_LOGIC; CSMEM : out STD_LOGIC;
VHDL&Verilog HDL
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