EDA实验指导书 - 图文(2)

EDA实验与实践讲义

图1-9

如果顺利通过了编译，在电路步太复杂的情况下，就可对芯片进行编程下载，直到设计的

硬件实现，如果电路比较复杂，则仿真就显得非常必要，否则理论与实际的差距就难以解决。 （三）电路仿真与时序分析

电路仿真可分功能仿真和时序仿真，前者是在未经布线和适配之前用源程序综合后的文件进行的仿真也称前仿真；而后者是将源程序综合之后再由FPGA/CPLD适配器（完成芯片内自动布线等功能）映射于芯片后得到的文件进行的仿真也称后仿真，时序仿真覆盖了功能仿真，一般进行时序仿真。

一）添加仿真激励信号波形

1、启动MAX+plusII\\Waveform editor菜单，进入波形编辑器窗口如图1-10所示。

图1-10

2、将鼠标在空白处单击右键，出现如图1-11所示对话窗口。

VHDL&Verilog HDL 6

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图1-11

3、选择Enter nodes from snf选项并按左键确认，出现如图1-12所示对话窗口，单击list然后点击节点（欲仿真的I/O管脚）和“=》”按钮，被选择的节点即出现在右边窗口中。

图1-12

4、单击OK按钮，则仿真所需的输入输出管脚即列在图中（若要删除某一信号只需先选中后按Delete），如图1-13所示，图中输出管脚信号在未仿真前是灰色的表示还是未知，若要调整管脚顺序，只需选中相应管脚并按住鼠标左键拖止相应的位置即可完成。

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图1-13 5、选择仿真时间

视电路实际需要确定仿真时间长短，默认时间为1us，若要设置2us,则按File\\end time即可弹出如图1-14所示的对话框，输入2us,按OK即可，这一步必须在下一步之前。

图1-14

6、添加激励波形

选中(点击信号名)欲添加激励波形的管脚，窗口左边的信号源即刻变成可操作状态，如逻辑“1”，逻辑“0”，时钟，箭头等，若用逻辑“1”，“0”按钮设置相应的输入信号波形，例如要使信号的某一段为逻辑“1”，则按住鼠标左键从起点拖动到终点，然后点击“1”按钮，重复经行直到完成所需设置；本实验中我们用时钟信号源则简单快速----选中信号然后点击左边的时钟按钮

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就会弹出如图1-15所示的窗口，通过选择起始值和周期倍数即可，Cin,B,A三信号的周期分别1，2，4倍的关系，起始值均设置为“0”。

图1-15

7、保存激励信号编辑结果

使用File\\save,则会出现如图1-16所示的对话框，注意此时的文件名(自动生成*.scf，其

前缀就是项目名)不要随意改动，单击OK即可；没有这一步仿真就无法进行。

图1-16

二）电路仿真

1、启动MAX+plusII\\simulator菜单，弹出其对话窗口，如图1-17所示，一般此时只需按

Start，然后按Open scf即可得仿真结果如图1-18所示，若有错误则加以排除，一般是激励信号添加有误，本实验仿真结果正确。若此时要修改有关设置则设置好后再按Start,如果先前未设置仿真时间则此时不能修改。

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图1-17

图1-18

2、仿真结果分析

如果要测试某两个信号之间的延迟，先用鼠标左键在起点处单击一下则会出现测量标尺，

然后将鼠标移到终点，此时窗口中有三个数据其分别是起点时间参考值，终点时间值，时间间隔（延迟），注意随着鼠标移动后两个数据也随之而变，本实验中这三个数据分别是10.0ns,16.0ns,6.0ns，表明该电路在实际工作时激励与响应之间有6.0ns的延迟时间，如图1-19。也可这样测量----找准起点参考然后拖动测量标尺顶部到终点。

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