DDR的基本原理与工作过程(6)

快下降慢，CK#则是上升慢下降快)。而由于上下沿触发的原因，也使CL＝1.5或

2.5成为可能，并容易实现。

(3) 数据选取(DQS)脉冲。DQS是DDR SDRAM中的重要信号，其功能主要用来在一个时钟周期内准确地区分出每个传输周期，并使数据得以准确接收。每一块DDR SDRAM芯片都有一个双向的DQS信号线。在写入时，它用来传送由北桥发来的DQS信号；在读取时，则由芯片生成DQS向北桥发送。可以说，DQS就是数据的同步信号。

(4) 写入延时。在写入时，与SDRAM的0延时不一样，DDRSDRAM的写入延迟已经不是0了。在发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间。

为什么会有这样的延迟呢？原因也在于同步，毕竟在一个时钟周期内进行两次传送需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接收有误，太长则会造成总线空闲。tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。

(5) 突发长度与写入掩码。在DDR SDRAM中，突发长度只有2、4、8三种选择，没有了SDRAM的随机存取的操作(突发长度为1)和全页式突发方式。同时，突发长度的定义也与SDRAM的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数。

对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升沿与下降沿来判断DM的状态，如果DM为高电平，那么之前从DQS脉冲中部选取的数据就被屏蔽了。

（6）延迟锁定回路(DLL)。DDR SDRAM对时钟的精确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟。在理论上，DDRSDRAM的这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况。这就需要根据外部时钟动态修正内部时钟的延迟来实现内部时钟与外部时钟的同步，为此专门设置了DLL。利用这种电路，可使内部时钟与外部时钟保持同步。 DDR SDRAM的时序介绍

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