QPSK全数字接收机定时同步环路(3)

定时同步

即可以在载波相位同步之前，进行定时误差提取[7]。这样在整个QPSK解调器中，定时同步可以作为一个独立的模块，在解调器工作时首先定时同步锁定，从而大大简化载波恢复部分的设计。

其中h(m)为NCO寄存器变量，w(m)为NCO的控制字，由环路滤波器产生，使NCO能在最佳采样时刻溢出。分数间隔mk的求解公式为mk=h(mk)(mk)，因为在VHDL实现中，除法比较难实现，通常可以用乘法近似

3 环路滤波器

环路滤波器采用有源比例积分滤波器。一般来说，环路带宽越大，环路收敛越快，但分数间隔mk的取值抖动范围越大，环路带宽越小，环路收敛越慢，但mk的取值抖动范围越小。在实际中，需要折衷考虑收敛速度和稳态误差，可以根据需要调节环路滤波器系数C1和C2[8]。

mk=x0h(mk)来代替上式[]，其中x0由内插周期和采样周

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期的比值确定。

5 FPGA实现

环路在FPGA上的实现结构如图4，通过定点仿真选取合适的数据位宽，输入数据10 bit，内插滤波器输出14 bit，定时误差提取数据输入均为14 bit，定时误差提取输出14 bit，环路滤波器输出28 bit，分数间隔10 bit，输出数据14 bit，其余均为1 bit。选用Xilinx xc2vp40 FPGA芯片，使用VHDL实现，综合报告显示，此环路的实现占用所有片上资源仅2%，说明环路的设计很好的兼顾了性能和资源

。

4 数控振荡器

数控振荡器（NCO）的作用是溢出产生时钟，也即确定内插基点mk,并计算分数间隔mk,提供给内插滤波器进行内

éh(m)-w(m)ûùmod1, 插。在环路中,递归调用公式为h(m+1)=ë

图4 FPGA实现结构

6 结语

本文提出采用了三阶拉格朗日多项式内插滤波器以及Gardner定时误差检测算法的QPSK全数字接收机定时同步环路，经仿真证明有着良好的误符号率性能，而且独立于载波恢复，使设计有更好的灵活性和可移植性，同时,给出了FPGA硬件实现,为全数字解调算法的实现提供了一种有效的解决方案。

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