VHDL与数字电路设计

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VHDL与数字电路设计

一、概述二、VHDL语言

三、用VHDL设计逻辑电路

数字电子技术的基本知识回顾

¾组合逻辑电路

编码器、译码器、数据选择器、加法器、数值比较器等

¾时序逻辑电路

¾同步时序逻辑电路¾异步时序逻辑电路

寄存器、移位寄存器、计数器、序列信号发生器

¾EDA设计方法

EDA（Electronics Design Automation）即电子设计自动化技术，是利用计算机工作平台，从事电子系统和电路设计的一项技术。

EDA技术为电子系统设计带来了这样的变化：（1）设计效率提高，设计周期缩短；（2）设计质量提高；（3）设计成本降低；

（4）能更充分地发挥设计人员的创造性；（5）设计成果的重用性大大提高，省去了不必要的重复劳动。

一、概述

¾传统数字电路设计方法¾EDA设计方法¾PLD器件设计流程

¾文本设计输入—VHDL程序设计

¾传统设计方法

传统的设计方法是基于中小规模集成电路器件进行设计（如74系列及其改进系列、CC4000系列、74HC系列等都属于通用型数字集成电路），而且是采用自底向上进行设计：（1）首先确定可用的元器件；

（2）根据这些器件进行逻辑设计，完成各模块；（3）将各模块进行连接，最后形成系统；（4）而后经调试、测量观察整个系统是否达到规定的性能指标。

自顶向下的设计方法

数字电路的EDA设计是基于PLD进行设计的，支持自顶向下的设计方法：

（1）首先从系统设计入手，在顶层进行功能划分和结构设计；

（2）然后再逐级设计底层的结构；

（3）并在系统级采用仿真手段验证设计的正确性；（4）最后完成整个系统的设计，实现从设计、仿真、测试一体化。

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传统设计方法

vsEDA设计方法

传统设计方法

EDA设计方法

自底向上自顶向上手动设计自动设计

软硬件分离

打破软硬件屏障

原理图设计方式原理图、HDL等设计方式系统功能固定系统功能易改不易仿真易仿真

难测试修改

易测试修改

模块难移植共享模块可移植共享设计周期长

设计周期短

（2）PLD设计流程

编辑（设计输入）

将所设计的电路的逻辑功能按照开发系统要求的形式表达出来的过程。

通常，设计输入有如下三种方式：（1）原理图输入方式

适用于对系统及各部分电路很熟悉的场合。（2）硬件描述语言输入方式

硬件描述语言是用文本方式描述设计，硬件描述语言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成为IEEE标准。（3）波形输入方式

适配（结构综合）

将由综合器产生的描述电路连接关系的网表文件配置于制定的目标器件中，如PLD器件中，使之产生最终的下载文件。 底层器件配置 逻辑分割 逻辑优化

逻辑布局布线

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仿真（设计校验）

功能仿真

直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计要求的过程。

功能仿真过程不涉及任何具体器件模拟测试。

时序仿真

接近真实器件运行特性的仿真。

仿真文件中包含器件硬件特性参数，必须来自针对具体

器件的综合器与适配器，其产生的仿真网表文件中包含了精确的硬件延迟信息。

时序仿真是自动设计技术最优秀的特性和最重要的硬件

调试工具之一。

硬件测试

将含有整个设计系统的PLD的硬件系统进行统

一测试，以便最终在硬件环境中验证设计项目实际工作情况，以便排除错误，改进设计。

编程下载

将适配后生成的下载或配置文件，通过编码器或编程电缆下载到可编程逻辑器件中，来定义内部模块的逻辑功能以及它们的相互连接关系。

两种编程方式：

编程器

下载电缆

二、VHDL语言

¾VHDL简介¾VHDL基本结构¾基本数据类型¾基本语句

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2、VHDL的优点

①

用于设计复杂的、多层次的设计，且支持设计库和设计

的重复使用；

②与硬件独立，一个设计可用于不同的硬件结构，而且设

计时不必了解过多的硬件细节；

③有丰富的软件支持VHDL的综合和仿真，从而能在设计

阶段就能发现设计中的Bug，缩短设计时间，降低成本；

④更方便地向ASIC过渡；

⑤VHDL有良好的可读性，容易理解。

（2）端口的模式

①输入（In）②输出（Out）③缓冲（Buffer）

——与Out类似，但允许内部引用该端口的信号

④双向（Inout）

——可代替所有其他模式，但降低了程序的可

读性，一般用于与CPU的数据总线接口

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三种描述方式的比较

描述方式优点缺点适用场合行为描述电路特性进行综合效率大型复杂的电清楚明了相对较低路模块设计数据流布尔函数不易描述复杂电描述定义明白路，修改不易小门数设计结构化连接关系清电路不易理解、电路层次化设

描述

晰，电路模块化清晰

繁琐、复杂

计

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¾

基本数据类型

1、VHDL标识符（Identifiers）

①基本标识符由字母、数字和下划线组成②第一个字符必须是字母③最后一个字符不能是下划线④不允许连续2个下划线

⑤保留字(关键字)不能用于标识符⑥大小写是等效的

（2）信号（Signals）

代表连线，Port也是一种信号；

没有方向性，可给它赋值，也可当作输入； 在Entity中和Architecture中定义；

设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值（在Max

＋PlusII

中被忽略）； 用“<=”进行赋值。

Signal 信号名：数据类型:= 表达式

例：signalcount：bit_vector(3 downto0) := “0011”;

（3）变量（Variable

）

临时数据，没有物理意义；

只能在Process和Function中定义，并只在其内部有效； 要使其全局有效，先转换为Signal； 用“:=”进行赋值。

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