直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。 21．两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的
代码为（ ）。
22．两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代
码为（ ）。
23．在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串
接构成。
24．在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串
接构成。
1．同步，二或者十六均对。 2．低电平，异步 3．低电平，同步 4．无关，有关
5．正，输出端均为1 6．（a）、(b)、(d) 7．上升沿
8．2，4，8，16 9．同步，十进制 10．高电平，异步 11．(c)
12． QD，QA
13．8421BCD码，QD，QA 14．5421BCD码。QA，QB 15．QD，QA 16．高电平 17．高电平 18．下降沿
19．2，5，10，10
20．256，但计数状态顺序发生了变化。 21．256，00111000 22．100，01010110 23．不可以 24．可以
习题
6.1 如果习题6.1图中所示12位寄存器的初始状态为101001111000，那么它在每个时钟脉冲之后的状态是什么？ 串行数据输出
CP
习题6.1图
串行数据输入
CP
1
2
3
4
5
6
7
8
9
1011
126.2 试用3片74LS194构成12位双向移位寄存器。
6.3 试用负边沿D触发器构成异步8进制加法计数器电路，并画出其输出波形。 6.4 试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。 6.5 试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。 6.6 试用负边沿JK触发器构成同步16进制加法计数器电路，并画出其输出波形。 6.7 试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。
6.8 采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。 6.9 采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为1001～1111。 6.10采用反馈清零法，利用74LS192构成同步8进制加法计数器。
6.11采用反馈置数法，利用74LS192构成同步减法计数器，其计数状态为0001～1000。 6.12 试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。
计数脉冲
习题6.12图
计数脉冲
习题6.13图
6.14采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。 6.15采用反馈清零法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。
6.16采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。
6.17利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。
6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。
习题6.18图
6.19利用两片74LS161构成同步24进制加法计数器，要求采用两种不同的方法。 6.20利用两片74LS90构成8421BCD码的异步24进制加法计数器，并比较它与上题中的24进制加法计数器之间输出状态的差别。
6.21分析习题6.21图中所示电路。画出它的状态转换图，并说明它是几进制计数器。
习题6.21图
6.22分析习题6.22图中所示电路。画出它的状态转换图，说明它是几进制计数器。比较习题6.22图与习题6.21图中所示电路，两者有何不同？
习题6.22图
6.23分析习题6.23图中所示电路，（1）数据输出端（Q端）由高位到低位依次排列的顺序如何？（2）画出状态转换图，分析该电路构成几进制计数器。（3）该电路输出一组何种权的BCD码？（4）若将该计数器的输出端按QHQGQFQE 的顺序接到8421BCD码的译码显示电路中，在CP作用下依次显示的十进制数是多少？
计数脉冲CP
习题6.23图
解答
6.1 它在每个时钟脉冲之后的状态是：010100111100，00010011110，000101001111，000010100111，100001010011，110000101001，111000010100，011100001010，001110000101，000111000010，100011100001，110001110000 6.2
Q0 Q1 Q2 Q3
6.3
8 9 10 11
CP
CP
6.5 采用反馈清零法实现：需要3个触发器，可在3位二进制加法计数器的基础上实现它。 Q2 Q1 Q0 0 0 0 0 0 1 再循环 1 0 0 1 0 1 正常的下一个状态 1 1 0 1 1 1
负边沿D触发器构成的异步五进制加法计数器如下： S CP
DD
若采用正边沿D触发器，只需将上图中各触发器改为正边沿D触发器，且FF1、FF2的CP分别接到FF0 、FF1的Q输出端即可。
6.6
CP
采用3个JK触发器构成该计数器。同步六进制加法计数器的计数状态真值表如
表所示，通过“观察”法可确定各个触发器
的输入信号：
J0＝K0＝1；
Q1只在Q0＝1的下一个时钟脉冲到来时才
翻转。则可确定FF1的输入信号为： J1＝K1＝Q0
Q2只在Q1＝1和Q0＝1的下一个时钟脉
冲到来时翻转，或者在Q2＝1和Q0＝1时改变。故FF2的输入信号为： J2＝K2＝Q0Q1＋Q2 Q1
由此可画出同步六进制加法计数器的电路：
CP 6.8 Q3Q2Q1Q0
0001 0010 0011 0100 0110 0111
0000
1010
过渡状态
1110 1011 1010 1001 1000 1101 1111 1100
计数脉冲
6.9 6.10 6.11
Q3Q2Q1Q0 0000
0001
0010
0011
0100
01010110
0111
1111
1110 1101 1100
1011 1010 1001
1000
计数脉冲
1 1 0 0 1
Q3Q2Q1Q0
0000
0001
0010 1000
过渡状态
0100
1001 1000 0111 0110 0101
Q
Q3Q2Q1Q0
0010
0000
过渡状态
00110100
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