数字电子电路与逻辑 刘可文主编 第五章 组合逻辑电路 答案(3)

数字电子技术基础习题解答

数据选择器的逻辑电路如图5-20所示。ABCD为通道选择控制码，当A=0时，根据BCD的取值组合，选择D0～D7各端中的一个输入数据送到输出端Y；当A=1时，根据BCD的取值组合，选择D8～D15各端中的一个输入数据送到输出端Y。

题5-21试用一片8选1数据选择器74LS151实现如下的逻辑函数： F(A,B,C,D)?ABC?AD?ABC

解：逻辑函数F为四变量逻辑函数，用8选1数据选择器74LS151实现该逻辑函数，属于j>n的情况，定义低位变量为BCD，并作为用8选1数据选择器74LS151的通道控制码输入端输入信号，最高位变量为A，作为多余变量处理。当A=0时，F(B,C,D)?BC??(6,7)，当A=1时，F(B,C,D)?D?BC??(0,2,3,4,6)，所以，数据输入端的输入信号为D0、D2、D3、D4等输入端输入A信号，D6=1（A=0或1都包含的最小项）D7输入A信号，其他各个输入端输入“0”信号。故此，用一片8选1数据选择器74LS151实现逻辑函数F(A,B,C,D)?ABC?AD?ABC的逻辑电路如图5.21所示。

“1” 1

A

D7 D6 D5 D4 D3 D2 D1D 0

74LS151 E

A2 A1 A0 Y0 W

F B C D 图5-21 题5-21的逻辑电路图

题5-22有三个人进行表决，当仲裁者按下表决按键时，进行表决， 否则表决无效，试用数据选择器设计实现此功能的逻辑电路。

解：三人表决器的真值表如表5.23所示。表决的结果用F表示，根据真值表5.22，则F(A,B,C)??m(3,5,6,7)。选用8选1数据选择器74LS151实现这一逻辑电路。ABC输入变量可以直接从8选1数据选择器74LS151的通道控制码输入端输入，函数F所包含的最小项对应的数据输入端输入“1”信号，其他数据输入端输入“0”，从数据选择器74LS151的数据输出端输出函数F的输出信号，仲裁者的按键(用S表示 )控制信号可以用作使能端的输入信号。连接电路图如图5.22所示。 表5-8 三人表决器真值表

A B C F A B C F

0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 1

0 1 0 0 1 1 0 1

0 1 1 1 1 1 1 1

题5-23试用一个8选1数据选择器和必要的门电路设计一个具有两个功能控制信号C，D输入，两变量A，B输入的函数产生电路。当C＝D＝0时，输出F＝A＋B（相或运算），C＝0，D＝1时，输出F＝AB（相与运算），C＝1，D＝0时，输出F＝A⊕B（异或运算），C＝1，D＝1时，输出F＝A⊙B（同或运算）。

解：用ABC作为数据选择器的通道控制输入变量，D当成多余变量处理。根据命题的要求，当D=0时，所要设计的逻辑电路输入变量与输出变量之间的逻辑关系可以用真值表如表5-23（1）所示。当D=1时，所要设计的逻辑电路输入变量与输出变量之间的逻辑关系可以用真值表如表5-23（2）所示。

表P5-23表P5-232）（2）表5.22（（2） 题题5.235.22真值表真值表（2 ） 1）题5.225.23真值表（真值表（1 表5.22（（1） 题1）） A B C F A B C F A B C F A B C F 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 11 0 1 1 1 1 1 1 0

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1 D “1” D7 D6 D5 D4 D3 D2 D1 D0 74LS151 E A2 A1 A0 Y0 W F A B C 图5.23 题5.23的逻辑电路图

根据真值表5.24（1）当D=0时，F(A,B,C)??m(2,3,4,5,6)，根据真值表5.24（2）当D=1时，F(A,B,C)??m(1,6,7)，选用8选1数据选择器74LS151实现这一逻辑电路。ABC输入变量可以直接从8选1数据选择器74LS151的通道控制码输入端输入， 74LS151集成芯片Y端的输出信号等于F，数据选择器74LS151的数据输入端输入信号为：D2、3、4、5等于D，D1、7等于D，D6端输入信号为“1” ，D0端输入信号为“0”。连接电路图如图5.24所示。

题5-24试用与非门设计能够实现两个2位二进制数（A1A0），B（B1B0）数值大小比较器逻辑电路。输出为FA>B，FA

解：实现数值大小比较，原则是首先比较高位数的大小，若高位数相等，再考虑比较低一位的大小，依次类比一直到最后得出结论。而两个一位二进制数A0、B0的大小比较，A0>B0的条件是FA0?B?A0B0，A0

0FA0?B0=A0⊙B0。故此，一位数值比较器的逻辑电路如图5.24（1）所示。

两个两位二进制数的大小比较的逻辑真值表如表5-24所示。 根据表5-24所示。A>B、A

1B 1 & & PA>B ≥1 PA=B A A1 B1 A0 B0 1 PAB FA

1FA?B?FA1?B?FA1?B?(A0B0)?A1B1?B1A0B0?A1A0B0，

11FA?B?FA1?BFA0?B?A1B1A0B0?A1B1A0B0?A1B1A0B0?A1B1A0B0。

10根据这些逻辑表达式，可以作出两位数值比较器的逻辑电路图如图5.24（2）所示。

题5-25试用3片四位数值比较器74xx85和不多于5个门电路设计能够实现三个四位二进制数A（A3A2A1A0），B（B3B2B1B0），C（C3C2C1C0）的大小比较。电路的输出信号为A或C为最大，或最小；三个数相等的输出。

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解：分别使用74LS85Ⅰ、Ⅱ、Ⅲ结成芯片实现A与 B、A与C、B与C的大小比较，显然，A最大的条件是同时满足FA>B、FA>C同时输出为“1”，最小的条件是同时满足FAA、FC>B同时输出为“1”，最小的条件是同时满足FC

A0 B0 A1 B1 A2 B2 A3 B3 A0 C0 A1 C1 A2 C2 A3 C3 B0 C0 B1 C1 B2 C2 B3 C3 A0 B0 A1 B1 A2 B2 A3 B3 B0 C0 B1 C1 B2 C2 B3 C3 A0 C0 A1 C1 A2 C2 A3 C3 0 0 0 IA>B IA>B IA>B 0 0 0 I 74LS85 Ⅱ IAB FAC FBC FA

题5-26仿照半加器和全加器的原理，试设计一半减器和全减器，所用的元器件由自己选定。

解：设A为被减数，B为减数，C-1为低位的借位数，S为差数，C为向高位的借数，则半减器和全减器的真值表如表5-26（1）和表5-26（2）所示。

表表5-26（15.28（1） ） 表5-26（2）题5-26真值表 题5-26 真值表 表5.28（2） 题5.28真值表（2） 题5.28真值表（1）A B C-1 S C A B C-1 S C A B S C 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 0 0 0 1 1 1

0 1 0 1 1 1 1 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0

根据表5-26（1）所示的数值关系，半减器的输入和输出变量逻辑函数可以表示为 S=A⊕B、C?AB。

根据表5-26（2）所示的数值关系，全减器的输入和输出变量逻辑函数可以表示为

S?A?BC?1?ABC?1?AB?C?1?ABC?1?(A?B)C?1?(A?B)C?1?A?B?C?1, C?A?BC?1?ABC?1?AB?C?1?ABC?1?AB?AC?1?BC?1?A?B?C?1?AB

根据逻辑表达式作出半减器和全减器的逻辑电路如图5-26（a）、（b）所示。

A A ＝1 ＝1 S ＝1 S B B C-1 C & 1 ≥1 C & 1 1 &

图5-26（a）个半减 器的逻辑电路

图5-26（b）全减 器的逻辑电路

题5-27使用四位超前进位加法器构成二～十进制8421BCD码表示的两位十进制数加法器。

解：根据题目的要求，选用具有超前进位输出信号的四位加法器74LS381集成芯片，实现用“8421BCD码”表示的二～十进制两位十进制数的加法运算。由于74LS381集成芯片的超前进位输出Pn（即Pn?P3P2P1P0）、Gn（即Gn?G3?P3G2?P3P2G1?P3P2P1G0）信号为低电平有效，所以四位加法器的进位信号表达式为Cn?1?Gn?PnCn。两位十进制数

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及

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的进位连接采用超前进位传送器74LS182集成芯片实现连接，用“8421BCD码”表示的两位二～十进制数加法器逻辑电路如图5-27所示。

低位进位数 & 1 ≥1 十位加数BD10 3 Cn Pn 1 B BG n 1& & B3 Cn Pn 2 Gn 81 B3B2 B1B0 B2 BB131 8 0 & SB0 3码出 十位被加ASL3 SS出输4L 数A3 A S2 7A3 3 2 4S2 7输的的数 AAA3A2 2S1 S1 10 A数位 A1 S0 0 AA1 0 S0 位进PC B A C B A 十G3 3 Pn 1 0 1 1 CPn+3 Gn 2 0 1 G2 2 81 低位进位数 & Cn+2 SL4 7 个位加数B1 ≥1 D10 P3 Cn Pn 1 BG1 1 BB3 Cn Pn C2 G n 1& & Bn+1 2 G81 B3B2 1B0 BB1 n P0 38 SS& BG0 B1 0 3 个位被AL3 0 SS码3 4SL3 2 A3 S出742 7输A加数A2 S A2 S1 的 3A2 AA S11A1 数

A1A0 0 0 A0 S0 C B A C B A 位 个0 1 1 0 1 1

图5.27 两位用8421BCD码表示的十进制数加法器逻辑电路图

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