16、如图16所示，为文件保存界面，路径与工程文件统一，默认名为顶层实体名（工程名）。所以直接点击保存即可。
图16
17、如图17所示，在文件编辑区输入本次实验的VHDL代码。注意一些括号、分号，别少输或多输。
图17
18、如图18所示，输完代码后，即可对代码进行编译，点击编译按钮。
图18
19、如图19所示为编译过程，会显示编译进度与编译信息。绿色的为正常的信息提示，蓝色的为警告信息提示，红色的错误信息提示。出现错误时，编译会自动停止，然后根据错误提示进行排错。比较常见的错误是实体名与文件名不相同，少输入了一些分号或括号。如果编译过程没错，则能见到编译成功的界面。
图19
20、如图20所示，为成功编译后的界面，会显示相关信息，如芯片信息、使用资源信息等等。接下来就可建议仿真文件进行仿真。
图20
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