实验38 模拟集成电路的版图设计

实验38 模拟集成电路的版图设计

模拟集成电路设计是现代集成电路设计的重要组成部分。模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。

本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。

一、实验原理

1. 模拟集成电路版图中的器件与设计规则

在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。器件的定义存储在以.ext为后缀的器件萃取文件中。

在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。

表38.1 P型衬底N阱CMOS工艺下，λ=1.0μm部分设计规则

相对关系 长度(λ) 相对关系 Capacitor: Poly2 Minimum Width 3 Cap/Trans: Poly2toPoly2 Space Minimum poly overlap with poly2 2 Capacitor: Poly2 Space to Active Capacitor: Poly2 to Well Spacing 2 Capacitor: Poly2 to Well Edge Cap/T: Poly2 Space to PolyCnt 3 Trans: Poly2 Minimum Width Trans: Gate Extension Out of Active 2 Trans: Poly2 to Active Spacing Trans: Poly2 to Poly Spacing 2 Cap/Trans: Poly Overlap of Poly2 Trans: P1&P2overlap to P2Edge 2 Cap/T: P1&P2overlap to P1Edge Trans: Poly2 to ActCnt Space 3 Select overlap emitter contact P-Base surround emitter select 2 Space between emitter select & base pbase overlap of base select 2 select overlap of base contact N-Well overlap of pbase 6 P-Base space to collector active Active overlap of collector contact 2 N-Well overlap of collector active Select overlap of collector active 2 … 长度(λ) 3 2 2 2 1 2 2 3 4 2 4 3 …

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在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC检查不认为是一种设计规则错误，但在整个集成电路中将造成芯片面积的浪费，所以在布局基本图形时，充分考虑器件必要的几何尺寸的同时，应使用尽量小的基本图形尺寸。

2. 模拟集成电路版图图层定义

在Ledit软件环境中，P型衬底N阱CMOS 2P2M工艺条件下，模拟集成电路版图中除去与数字部分定义相同的基本层外，主要还定义有：一层多晶硅电阻识别标记（Poly Resistor ID）、二层多晶硅电阻识别标记（Poly2 Resistor ID）、N型扩散电阻识别标记（N Diff Resistor ID）、P型扩散电阻识别标记（P Diff Resistor ID）、P型基区电阻识别标记（P Base Resistor ID）和N阱电阻识别标记（N Well Resistor ID）等电阻类基本层；一层多晶硅与二层多晶硅电容识别标记（Poly12 Capacitor ID）、NMOS电容识别标记（NMOS Capacitor ID）和PMOS电容识别标记（PMOS Capacitor ID）等电容类基本层；NPN晶体管识别标记（NPN ID）、P型基区识别标记（P Base）、横向PNP晶体管识别标记（LPNP ID）、横向PNP晶体管发射极识别标记（LPNP Emitter ID）和二极管识别标记（DIODE ID）等有源器件类基本层。所有识别标记都是电路萃取标记。

使用上述模拟集成电路版图的基本层定义，可以用来制作MOS晶体管、双极晶体管、二极管、电阻和电容等器件。集成电路版图中的基本层就是相关工艺的光刻掩模。图38.1给出了NMOS、PMOS晶体管的纵向剖面结构。图中有源区的不同，充分地说明了N型和P型选择区是重要的有源区掺杂类型识别标记。图中是采用多支晶体管并联结构实现的较大宽长比晶体管。

图38.1 NMOS、PMOS晶体管的纵向剖面结构

图38.2绘出了NPN、PNP晶体管的纵向剖面结构。左侧NPN晶体管存在P型基区，右侧PNP晶体管中没有类似结构，这正是纵向NPN晶体管与横向PNP晶体管的一个重要差别。在CMOS工艺条件下，可以同时实现纵向NPN晶体管

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和横向PNP晶体管的制造，实现了CMOS工艺与双极工艺的兼容。

图38.2 NPN、PNP晶体管的纵向剖面结构

图38.3画出了N型和P型扩散电阻，N型扩散电阻制作在P型衬底上，P型扩散电阻制作在N阱中。左图电阻层与P型外延层之间、右图电阻层与N阱之间均构成了寄生PN结，通常采取将电阻所在的衬底或阱连接到适合电位，达到PN结反向偏置工作条件，从而减小寄生PN结对电阻性能的影响。

图38.3 N型、P型扩散电阻的纵向剖面结构

图38.4是由多晶硅制作的两种多晶硅电阻，可以看出它们都是制作在两层氧化层之间，通过氧化层实现上下方区域彼此绝缘。在CMOS工艺条件下，多晶硅通常需要进行重掺杂，所以形成的多晶硅电阻通常具有较小的方块电阻。

图38.4 一层、二层多晶硅电阻的纵向剖面结构

图38.5为N阱电阻和P型基区电阻，由于N阱掺杂浓度较低，P型基区掺杂浓度较高，所以N阱适于制作阻值较大的电阻，P型基区电阻适于制作较小阻值的电阻。

图38.6是NMOS电容和PMOS电容版图的纵向剖面结构。这些电容是以P型有源区或N型有源区作为电容的一个极板，一层多晶硅作为电容的另一个极板，采用平行板电容器原理制成的。

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图38.5 N阱电阻、P型基区电阻的纵向剖面结构

图38.6 NMOS、PMOS电容的纵向剖面结构

3. 模拟集成电路版图单元布局实例

在模拟集成电路版图单元的绘制过程中，合理的版图分割和位置分布是保证版图布局设计品质的基本前提。图38.7是一个模拟集成运算放大器电路的差分输入级部分，同时跨接了一个电容作为负载，右侧给出了各器件的尺寸参数，要求采用λ=1.0μm，特征尺寸为2.0μm的设计规则，在100μm×90μm芯片面积内完成版图的布局。

依据大宽长比晶体管版图布局原则，M1、M2采用18μm/2μm×4支晶体管并联连接，M3、M4采用10μm/2μm×2支晶体管并联连接，M5采用16μm/2μm×4支晶体管并联连接，电容C1采用NMOS电容结构，实现的版图布局形式见图38.8，版图的最终尺寸为90μm×76μm。

图38.7 模拟电路单元逻辑电路及其W/L 图38.8 模拟电路单元版图布局结果

二、实验内容

1. 采用2.0U（λ=1.0μm）设计规则绘制完成N沟道电流镜负载电路单元版图，具体电路和各器件尺寸见图38.9，总芯片面积不超过80μm×100μm；

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图38.9 N沟道电流镜负载电路与各器件参数

2. 采用2.0U（λ=1.0μm）设计规则完成威尔逊电流镜负载电路单元版图，具体电路和各器件尺寸见图38.10，总芯片面积不超过120μm×150μm；

图38.10 威尔逊电流镜负载电路和各器件尺寸

3. 采用通用2.0U（λ=1.0μm）设计规则绘制完成高摆幅共源共栅电流漏单元版图，具体电路和各器件尺寸见图38.11，总芯片面积不超过110μm×110μm；

图38.11 高摆幅共源共栅电流漏和各器件尺寸

4. 采用2.0U（λ=1.0μm）设计规则绘制完成标准共源共栅电流漏单元版图，具体电路和各器件尺寸见图38.12，总芯片面积在100μm×100μm以内。

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图38.12 标准共源共栅电流漏和各器件尺寸

三、实验数据处理

1. 写出生产各集成电路单元芯片所需光刻掩膜板的张数及其名称； 2. 写出各单元电路的电路网表(Spice语句)。 3. 简要叙述电路所完成的功能。

四、实验思考题

1. 试从工艺角度来解释场区氧化和栅氧的含义与区别。

2. 在P型衬底N阱CMOS工艺中，存在的各种类型电阻，比较其方块电阻大小，说明理由。

3. 较大宽长比MOS晶体管可以采用多支晶体管并联连接的方式实现，请问宽长比为1/120的NMOS晶体管在版图设计时如何实现，有何措施？

4. 版图的λ设计规则是否可以不管特征尺寸的大小无条件约束地使用，为什么？

5. 说明数字集成电路与模拟集成电路在版图上的差别。

五、参考资料

[1] 李乃平，《集成电路制造技术》，华中理工大学出版社，1995。

[2]. Allen, R. E.等著，《CMOS模拟集成电路设计（第二版）》，电子工业出版社，2005。

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