SERDES FPGA设计手册要点 - 图文(5)

图 ISERDES宽度扩展

6.1.3.1 设计实例

本设计为SDR，1:8串并转换器，模式为Network模式。具体设计如下图123。.

图 Master单元设计

图 Slave单元设计

图 扩展后的拼接输出

6.1.3.2 仿真结果

首先图中的复位信号依然做了异步复位，同步释放处理。

图 全局

虚线光标处为串行数据开始输入，在此之后的慢时钟clkdiv的第二个上升沿，开始输出并行数据(8bits)。

图 数据输入到输出局部

6.2 OSERDES设计

6.2.1 单个OSERDES单元设计(SDR) 6.2.1.1 OSERDES配置参数

Oserdes仿真设计的练习中将oserdes的参数配置为图XX中的参数，具体参数释义如表XX所示。

图** OSERDES参数配置

表××

OSERDES属性 概述 值 默认值 DATA_RATE_OQ 定义数据(OQ)是字符串SDR(单倍数据速率)DDR 在相对于CLK的或者DDR(双倍数据速率) 每个时钟边沿还是时钟的上升沿变化。 DATA_RATE_TQ 定义三态(TQ)是字符串SDR、DDR或者DDR 相对于时钟的每BUF。 个时钟边沿还是时钟的上升沿变化，或者是缓冲期

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