时序设计规范1V0(5)

时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX

图1.17

逻辑单元（LE）是逻辑中最小的单元，每个LE具有以下特性： （1）、一个4输入的查找表，以实现四种变量的任何功能； （2）、一个可编程的寄存器； （3）、一个进位链连接； （4）、一个寄存器链连接。 LE的结构图如图1.18所示。

图1.18

综上所述，在使用组合逻辑时，对象应该尽量为4的整数倍，能够不超过4位的尽量不要超过4位，这样在保证时序的基础上节省了大量的LE。

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1.2.2.2、内嵌RAM块结构及推荐设计

MAX10器件的每个M9K存储器模块都提供了一个能够运行在高达284MHz的9Kb的片上存储器。MAX10器件的存储器模块的性能规范如表1.10所示。

表1.10 存储器模块的性能规范

根据以上特性，在设计中应该注意一下几点： （1）、在设计系统的时候应该根据芯片的速度等级选择不同的系统时钟； （2）、设计FIFO、单端口、简单双端口RAM时，如果使用的是块资源建议深度尽量不要超过256，宽度尽量不要超过36。而真双端口RAM应该尽量保证深度在512以内，宽度在18以内。

（3）、在使用FIFO的时候，如果所需的FIFO小，应该考虑使用LC来实现，考虑到LUT位4输入架构，我们推荐深度不操过16时，例化分布式FIFO。

1.2.2.3、时钟网络及锁相环（PLL）结构及推荐设计

MAX10器件支持全局时钟网络（GCLK）和锁相环（PLL）。

时钟网络对内核提供时钟源。可以在高扇出全局信号网络中使用时钟网络，如复位与清零。

PLL对器件的时钟管理、外部系统时钟管理以及I/O接口时钟提供了可靠的时钟管理与综合。

MAX10器件中还有内部振荡器，可以生成固定的几个频率，并且可以驱动所有的内部信号。

PLL的高级结构图如图1.19所示。

图1.19

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综上所述，在时钟时钟信号时应该注意以下几点： （1）、可以使用全局时钟来控制高扇出的信号； （2）、能使用PLL的地方尽量使用PLL； （3）、如果PLL资源不够，可以考虑使用内部振荡器来实现分频。

1.2.2.4、DSP结构及推荐设计

MAX10器件中支持高达144个嵌入式乘法器资源。通过使用嵌入式乘法器可以实现乘法加法器与乘法累加器的功能。通过配置嵌入式乘法器，以支持最多9位位宽的两个独力的9*9乘法器，可以通过动态修改singa与singb来改变输入数据的符号。

9*9乘法器的结构图如图1.20所示。

图1.20

通过配置每一个嵌入式乘法器，来支持10到18位输入宽度的单一的18*18乘法器，可以通过动态修改singa与singb来改变输入数据的符号。

18*18乘法器的结构图如图1.21所示。

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图1.21

嵌入式乘法器的设计规范如表1.11所示。

表1.11 乘法器的设计规范

综上所述，在使用嵌入式乘法器的时候应该注意以下几点： （1）、乘法器位宽尽量控制在9位以内； （2）、可以通过修改符号位动态修改数据符号； （3）、在使用乘法器时根据芯片速度等级选择使用相应的位宽。

1.2.2.5、IO资源及推荐设计

IO资源指的是靠近输入输出引脚布置的一些专用逻辑资源，MAX10器件主要包括以下IO资源：

1、通用I/O资源；

2、高速LVDS I/O接口； 3、外部存储器接口。

MAX10 通用IO系统支持各种IO标准。在MAX10器件中，IO管脚位于器件的外围的IO bank。IO管脚和IO缓冲器具有几个可编程功能。

IO单元位于每IO bank中的四个模块组中：

1、高速的DDR3 IO bank支持各种IO标准和协议，包括DDR3。这些IO bank仅可以用在器件的右侧。

2、高速IO bank支持各种IO标准和协议，除了DDR3以外。这些IO bank可以用于器件的顶部、底部和左侧。

3、低速IO bank位于器件的顶部左侧的较低速度的IO bank。

IO bank的位置如图1.22所示，根据器件型号不同略有差异，该图为10M04与10M08的IO bank图。

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图1.22 10M04与10M08的 IO bank

高速LVDS I/O接口的IO bank支持所有的真LVDS输入和伪LVDS输出。只有底部的IO bank支持真LVDS输出。如图1.23为10M04与10M08硅晶片的表面示意图。每个bank都标记了实际的bank数。只有bank2与bank6支持LVPECL。

图1.23 10M04与10M08硅晶片表面示意图

外部存储器接口仅在器件的右侧的IO bank上被支持，布局时必须将所有的外部存储器IO管脚放在IO bank的右侧。图1.24为外部存储器接口的IO bank图。

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