时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
表1.10 IO资源支持
1.2、ALTERA器件
1.2.1、CYCLONE 4
1.1.2.1、LAB结构及推荐设计
ALTERA低端产品的主要采样4-input LUT技术，C4的最小逻辑单元LE由1个4输入LUT和1个寄存器组成，16LE组成一个LAB块。
16 / 50
时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
图1.12 logic element
图1.13 logic array block
C4的每个LE有8路LAB_WIDE（对所有LAB内的LE有效）控制信号，特别是其具有专用的同步置位/同步复位电路（S6用LUT实现），异步控制只有复位没有置位功能，如果想将复位值设为1，电路会在寄存器的输入和输出口都加入一个反相器来实现，消耗额外资源。使用C4做设计时应该考虑如下器件特性：
1、同步复位/置位资源在合适的时候可以使用；
2、用异步复位信号对REG做初始化时，尽可能的初始化为0，为1时会额外消耗资源，必须初始化为1时，可考虑使用同步置位资源；
3、控制信号都是LAB_WIDE，一个块语句中的信号应该使用相同的控制逻辑；
4、LUT不具备随机写入功能，即无法调用其产生FIFO,RAM的存储单元，在分布式RAM/FIFO中，LUT扮演地址译码功能，延时会比较大，在块RAM资源够用的情况下使用块RAM资源，不够时，深度不宜超过16；
1.1.2.2、BRAM结构及推荐设计
C4的BRAM结构没有多少特别之处，使用的时候注意以下几点：
17 / 50
时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
1、M9K最大支持位宽36bit；
2、M9K支持2个M4.5K的单口RAM例化；
3、M9K可以例化为移位寄存器，位宽为1时，如果级数大于等于64时，会调用M9K资源生成，位宽大于1时，位宽x级数大于32时，调用M9K，其他条件下由逻辑生成；
1.1.2.3、时钟树结构及推荐设计
C4的时钟树没有S6的复杂，全局布线只有GCLK一种，因此使用时需考虑较少。 1、PLL的输入只能来自专用时钟管脚，内部逻辑或普通管脚皆无法布线；
2、时钟资源做动态切换可以有2种方式，一种是在PLL之前切换时钟源，一种是在clock_control_bank进行切换，如图1.14；
3、DPCLK和CDPCLK为双向多功能管脚，主要用于高扇出控制信号的输入，比如某些总线协议里很多地方需要使用的信号，cs之类；
图1.14 PLL与CCB连线图
18 / 50
时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
图1.15 GCLK全局图
1.1.2.4、IO资源及推荐设计
ALTERA器件对于PCB设计有很多资源可以调用，如图1.16所示，上拉、钳位、保持、开路、驱动能力、片上终端匹配等，一般这些功能需要原理图设计人员很熟悉并能指导逻辑开发人员调用，但很少这样去做，但板子设计好后，电路出现信号质量问题时可以调用这些功能进行调整，弥补设计缺陷。下面简单介绍几种配置的功能。
1、Current Strength驱动强度，有助于减少同步开关输出SSO导致的系统噪声； 2、Slew Rate翻转速率，影响上升沿与下降沿翻转速率，越快噪声越大，越慢延时越长，默认为SLOW慢模式；
3、open-drain开漏输出，输出信号被多个器件共享时可使用；
4、bus_hold总线保持，保持前一次驱动的电平，直到下一次驱动到来，双向端口时应用，比如一次输出驱动后，进入三态，总线保持功能此时会保持住上一次逻辑电平；
5、OCT片上匹配，有两种模式，自校正和固定模式，需在特定管脚接入高精度电阻以支持此项功能；
6、programable_delay可编程延时，软件会根据IO时序约束自动延时，以匹配建立和保持时间，也支持手动修改，详见相关操作说明。
7、对于外部输入信号，如果要提高设计的时序性能，应该先进行寄存再使用，图1.16中可见IOE中有寄存器资源，如果HDL中有寄存操作，软件会调用此资源进行映射的；当输
19 / 50
时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
入接口是双沿采样时（DDR），可调用IOE中的DDIO进行数据采样，实现良好的时序性能；
图1.16 SDR模式下的IOE结构图
1.2.2、MAX 10
1.2.2.1、LE与LAB结构及推荐设计
LAB是包含一组逻辑资源的可配置的逻辑模块。
每个LAB包含以下组件： （1）、16个逻辑单元（LE）— MAX10器件中的最小逻辑单元； （2）、LE进位链 — 进位链通过LAB内的每个LE串行地传播； （3）、LAB控制信号 — 在一个LAB内驱动LE控制信号的专用逻辑； （4）、本地互联 — 在相同的LAB的LE之间传输信号； （5）、寄存器链— 在LAB中将一个LE寄存器的输出传输到相邻的LE寄存器。 LAB的结构如图1.17所示。
20 / 50
百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说综合文库时序设计规范1V0(4)在线全文阅读。
相关推荐：