CADENCE 仿真流程(4)

● 在Rel Prop Delay栏，可以定义一些传输线的长度匹配规则，其中Scope的选项有两个：Local和Global，Local表示只对本条Net/Xnet有效，而Global则对本拓扑对应的所有Net/Xnet在整体的长度匹配上都有约束。

● 在Max Parrallel栏，它进行了平行长度的约束，即它允许在两条线的间距多大时最长能平行多长。这是需要进行串扰仿真后才能得到的数据。

● 在Wiring栏，它约束了拓扑与网络的对应关系，注意在Mapping Mode中，我们一般选择Pinuse and Refdes，表示在赋拓扑的时候可以通过管脚的IO Buffer类型和参考位号将拓扑中Pin与实际网络中的Pin对应起来；对Physical中的各项主要现在线的总长、过孔数、端接长度等；对EMI中可以限制在表层走线的最大长度；

● 在Signal Integrity栏，可以加入对信号的过冲电压、串扰电压、SSN等的限制； ● 在User-Defined栏，可以输入用户自己的其他约束。

● 对以上各栏中，我们用到最多的是Prop Delay，对线长有匹配需要的，也需要用到Rel Prop Delay ，对高速信号，也需要用到Max Parallel这一栏的约束。

图18： 设置拓扑结构约束的界面

7、 赋拓扑

对关键网络的拓扑仿真结束后，就可以把已经完成的拓扑赋给具体的网络。赋拓扑的过

程也是在Constraint Manager中进行的（见图19），赋拓扑的过程如下：

●将拓扑文件输入进来，操作：File/Import/Electrical CSets?，把仿真完成的拓扑文件输入进来；

●将拓扑文件赋给网络，在Objects栏中选中所要的网络（可以多个选），然后选择菜单Object/Electrical CSets Reference，在弹出的对话框中将选择相应的拓扑即可。如果赋拓扑的过程中出错，那么它会提供出错信息。

图19： 赋加拓扑的操作界面

第五章 布局布线

将关键网络的拓扑全部赋完后即可将.brd文件交给PCB工程师进行布线。在设置了约束的网络布线时，会有一个动态的小标尺出现在屏幕上以显示所布线与约束之间的区别。当布线满足约束条件时，小标尺显示为绿色，当布线不满足约束条件时，小标尺显示为红色，并可通过显示的红色数字的正负号表示出布线是超过最长布线长度还是小于最短的布线长度。这种实时动态的显示可以使PCB工程师随时对布线进行调整以达到最佳的布线情况。

第六章 后仿真

后仿真的目的是验证、检验仿真结果，是更加精确的仿真。仿真的过程和前仿真的过程相似，只是在提取拓扑时，前仿真使用的是理想传输线模型，没有考虑实际情况中的各种损耗，但后仿真使用的是实际的布线参数，因此仿真的结果更为精确一些。如果在后仿真中发现问题，重要对部分关键器件及线网进行重新布局和布线。

第七章 多板仿真

多板仿真，就是对于多块PCB板互连情况下的仿真设计，也称为系统及仿真。它们通过连接器或电缆相连接。SPECCTRAQuest通过Design Link来定义多快PCB板是如何连接的，连接器或电缆可以用PLGC矩阵或SPICE电路模型描述。在进行系统级仿真前需要如前所述的仿真步骤一样，将连接器或电缆的模型分配好。系统级仿真需要做以下工作：

在系统配置中设置Design Link。在Cadence中打开Signal Analysis Library Browser窗，在其中点击Browse Models，然后在Model Browser中点击Add Model选择DesignLink，这样在模型库中就增加了一个DesignLink模型，编辑此模型，如图20。在Drawings部分需要将系统中互连的单板PCB图文件加入并指定设计名。在Connections部分需要互连的各个连接属性（如连接长度），并指定连接名。在Connection PinMap部分需要指定各个连接的管脚对应关系。

图20： 多板仿真的designlink界面图

这样，就可以对存在于系统中各个单板之间的网络进行系统级的仿真，其它的仿真前的环境设置以及整个仿真过程与单板仿真完全相同。

附录一：PowerPCB格式向Allegro格式的转换

对于在PowerPCB中已经完成的PCB板，作如下操作：

在PowerPCB的窗口界面上，选择文件菜单，选择Export操作，出现File Export窗口，选择ASCII格式*.asc文件格式，并指定文件名称和路径（如图1.1）。点击图1.1的保存按钮后出现图1.2ASCII输出定制窗口，在该窗口中，点击“Select ALL”项、在Expand Attributes中选中Parts和Nets两项，尤其注意在Format窗口中只能选择PowerPCB V3.0以下版本格式，否则Allegro不能正确导入。设置完成后点击OK按钮即完成了网络表的输出。

在Allegro中导入*.ascPCB板图

在Allegro的窗口中，选择文件菜单，选择Import操作，出现一个下拉菜单，在下拉菜单中选择PADS项，出现PADS IN 设置窗口（图1.3），在该窗口中设置三个必要参数：

图1.1 在PowerPCB中输出通用ASC格式文件。

图 1.2 PowerPCB导出格式设置窗口

图1.3 导入PADS网表的参数设置窗口 第一行输入源asc文件所在路径

第二行输入网表格式转换所必需的pads_in.ini文件所在路径（注：pads_in.ini所在路径为：?\\psd_14.2\\tools\\PCB\\bin）

第三行指定Allegro格式的输出文件的路径。

设置完成后运行“Run”，将在指定的目录中生成转化成功的.brd文件。 在Allegro文件菜单中使用打开功能将转换好的BRD文件调入Allegro中。

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