第十七章 简化的 RISC CPU设计
--复杂数字系统设计实践之二--
前言：
在前面的各章中我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的组合逻辑和有限状态机的设计，其中EEPROM读写器的设计，可以算是一个较复杂的嵌套的有限状态机的设计，它是根据我们已完成的实际工程项目，为达到教学目标而改写的，已很接近真实的设计。在本章中，我们将介绍另一个经过简化的用于教学目标的精简指令集（RISC）CPU的构造原理和设计方法。作者相信读者参考书上的程序和解释，经过自己的努力，就可以独立完成该CPU核的设计和验证，从而学习Verilog设计方法，并由此逐步掌握这种利用硬件描述语言的高层次设计方法。
17.1 课题的由来和设计环境介绍：
在本章中，我们将通过自己动脑筋，设计出CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。 在设计中我们不但关心 CPU 总体设计的合理性， 而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真, 我们把寻址空间规定为8K（即13位地址线）字节。
下面让我们一步一步地来设计这样一个CPU，并进行RTL仿真、经过综合、布局布线后，再次进行一次仿真，从中我们可以体会到这种设计方法的潜力。本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的NC-Verilog 环境、Synopsys VCS、 Mentor 公司的ModelSim 6.1 等环境下用Verilog语言进行了仿真。同时我们分别用Synplify、Altera Quartus II 等工具，针对不同的FPGA进行了综合。 顺利地通过RTL级仿真、综合后门级逻辑网表仿真以及布线后的门级结构电路模型仿真。这个 CPU 模型只是一个教学模型，设计也不一定很合理，只是从原理上说明了简单的RISC _CPU是如何构成的。本章的内容是想达到以下四个目的：1）学习RISC CPU的基本结构和原理；2）了解Verilog HDL仿真和综合工具的潜力；2）展示Verilog设计方法对软/硬件联合设计和验证的意义；3）学习并掌握一些常用的Verilog语法和验证方法。作者也希望本章的内容能引起对 CPU和复杂数字逻辑系统设计有兴趣的电子工程师们的注意，加入我国集成电路的设计队伍，提高我国电子产品的档次。由于作者的经验与学识有限，不足之处敬请读者批评、指正。
17.2.什么是CPU？
CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：
1) 将数据和程序（即指令序列）输入到计算机的存储器中。
2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协
调并控制计算机的各个部件执行程序，使其有条不紊地进行。因此它必须具有以下基本功能：
a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。
b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作命令。
c)执行指令：根据分析指令时产生的操作命令形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。
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将其功能进一步细化，可概括如下：
1) 能对指令进行译码并执行规定的动作； 2) 可以进行算术和逻辑运算； 3) 能与存储器，外设交换数据； 4) 提供整个系统所需要的控制；
尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：
1)算术逻辑运算部件（ALU）， 2)累加器，
3)程序计数器，
4)指令寄存器，译码器， 5)时序和控制部件。
RISC 即精简指令集计算机（Reduced Instruction Set Computer）的缩写。它是一种八十年代出现的CPU，与一般的CPU 相比不仅只是简化了指令系统，而且是通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。RISC_CPU也包括上述这些部件，下面就详细介绍一个简化的用于教学目的的RISC_CPU的可综合VerilogHDL模型的设计和仿真过程。
17.3. RISC CPU结构
RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。我们可把它分成八个基本部件来考虑：
1)时钟发生器 2)指令寄存器 3)累加器
4)算术逻辑运算单元 5)数据控制器 6)状态控制器 7)程序计数器 8)地址多路器
各部件的相互连接关系见图17.1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。
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DATA[7:0] RST CLK FETCH ALU_ENCLK CLKA CLKGEN INSTRUCTION REGISTER RST REGISTER CLK opc_iraddr[15:0] DATA[ 7: 0]OPC_IRADDRS[ 15:0] ENA
OPCODE [2:0] IR_ADDR[12:0] ALU_OUT[7:0] DATA[7:0] ACCUM[7:0] ENA ACCUM CLK RST ACCUM[7:0] DATA[7:0] ALU_OUT[7:0] ACCUM[7:0]ZERO OPCODE[2:0] OPCODE[2:0] ZERO ALU CLK INC_PC LOAD_ACC ZERO LOAD_PC FETCH CONTROL RST RD (MACHINECTL MACHINE) WR OPCODE[2:0] LOAD_IR HALT DATACTL_ENA LOAD_ACC RD WR LOAD_IR HALT DATA_ENA DATA[7:0] IN[7:0] DATACTL DATA_ENA INC_PC LOAD_PC DATA[7:0] IR_ADDR[2:0] ADDR[12:0] FETCH IR_ADDR[12:0] ADR PC_ADDR[12:0] PC_ADDR[12:0] IR_ADDR[12:0] PC_ADDR[12:0] LOAD CLOCK RST ADDR[12:0] COUNTER 图 17.1 RISC-CPU中各部件的相互连接关系
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17.3.1时钟发生器
CLK
CLKGEN CLK CLK ALU_ENA ALU_ENA CLK
RESET RESET FETCH FETCH
图1. 时钟发生器
时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟和控制信号：clk、fetch、alu_ena 送往CPU的其他部件。其中fetch是控制信号，clk 的八分频信号，当fetch高电平时，使clk能触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号用作指令寄存器、累加器、状态控制器的时钟信号。alu_ena 则用于控制算术逻辑运算单元的操作。时钟发生器clkgen的波形见下图2所示：
clk
fetch
alu_ena
图2 时钟发生器clkgen的波形
其VerilogHDL 程序见下面的模块：
//----------------------------------------- clk_gen.v 的开始 ---------------------------- `timescale 1ns/1ns
module clk_gen (clk,reset,fetch,alu_ena); input clk, reset; output fetch,alu_ena; wire clk,reset;
reg fetch,alu_ena; reg[7:0] state;
parameter S1 = 8'b00000001, S2 = 8'b00000010, S3 = 8'b00000100, S4 = 8'b00001000, S5 = 8'b00010000, S6 = 8'b00100000, S7 = 8'b01000000, S8 = 8'b10000000,
idle = 8'b00000000;
always @(posedge clk) if(reset)
begin
fetch <= 0; alu_ena <= 0; state <= idle; end else
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begin
case(state) S1:
begin
alu_ena <= 1; state <= S2; end S2:
begin
alu_ena <= 0; state <= S3; end S3:
begin
fetch <= 1; state <= S4; end S4:
begin
state <= S5; end
S5: state <= S6;
S6: state <= S7;
S7: begin
fetch <= 0; state <= S8; end
S8: begin
state <= S1; end
idle: state <= S1;
default: state <= idle; endcase end endmodule
//----------------------------------------- clk_gen.v 的结束 ----------------------------
由于在时钟发生器的设计中采用了同步状态机的设计方法，不但使clk_gen模块的源程序可以被各种综合器综合，也使得由其生成的fetch、alu_ena 在同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础。
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