移位寄存器设计verilog(5)

移位寄存器设计verilog

#100 Asynch_in=0; #200 Asynch_in=1; #100 Asynch_in=0; #100 Asynch_in=1; #100 Asynch_in=0; #100 Asynch_in=1; #100 reset=0; #50 reset=1;

#100 Asynch_in=0; #200 Asynch_in=1; #100 Asynch_in=0; #100 Asynch_in=1; #100 Asynch_in=0; #100 Asynch_in=1; #100 $stop; end syn_b

b(.Asynch_in(Asynch_in),.clock(clock),.reset(reset),.Synch_out(Synch_out));

endmodule

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