移位寄存器设计verilog(3)

移位寄存器设计verilog

initial begin

clock=1; reset=1;

Asynch_in=1;

#50 reset=0; Asynch_in=0; #50 reset=1;

#50 Asynch_in=1; #100 Asynch_in=0; #200 Asynch_in=1; #100 Asynch_in=0; #100 Asynch_in=1; #100 Asynch_in=0; #100 $stop; end

syn_a

a(.Asynch_in(Asynch_in),.clock(clock),.reset(reset),.Synch_out(Synch_out));

endmodule 输出波形：

从输出波形可以看出输出比输入延迟一个时钟，电路功能正确。

电路

b

电路b的verilog代码： module syn_b(

input Asynch_in, input clock,

百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说教育文库移位寄存器设计verilog(3)在线全文阅读。