北邮数电实验上 实验一(6)

QuartusII原理图输入法设计与实现

当全加器2个输入端都输入都为0，若低位进位为0，即 =0， =0, 1=0,则输出 =0， =0。若低位进位为1，即 =0， =0, 1=1,则输出 =1， =0。

当全加器2个输入端有一个输入为1，即 =0， =1或即 =1， =0，若低位进位为0，即 1=0,则输出 =1， =0。若低位进位为1，即 1=1,则输出 =0， =1。

当全加器2个输入端都输入都为1，若低位进位为0，即 =1， =1, 1=0,则输出 =0， =1。若低位进位为1，即 =1， =1, 1=1,则输出 =1， =1。

五．全加器VHDL描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT(ain,bin,cin:IN STD_LOGIC;

cout,sum:OUT STD_LOGIC);

END ENTITY f_adder;

ARCHITECTURE a OF f_adder IS

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