Verilog代码（计数器、交通灯、串并转换）

1、通用二进制计数器

设计一个二进制计数器（默认为8位计数器），具有加/减计数功能、异步复位、预制数功能。 代码如下：

`define WIDTH 8

module BinaryCounter(counter,clk,up_down,load,reset,din); output reg [`WIDTH-1:0] counter; input clk;

input up_down; //1为加计数，0为减计数 input reset;

input load; //预置数，1有效，din输出到counter input [`WIDTH-1:0] din;

always@(posedge clk or posedge reset) begin

if(reset) counter<=0; else if(load) counter<=din;

else if(up_down==1) counter<=counter+1; else if(up_down==0) begin

counter<=counter-1;

if(counter<1) counter<=0; end end

endmodule

测试程序如下： `define WIDTH 8

module BinaryCounter_tb;

reg clk,up_down,reset,load; reg [`WIDTH-1:0] din;

wire [`WIDTH-1:0] counter; integer i;

initial begin

clk=0; reset=1; #5 reset=0; #3000 $stop; end

always #5 clk=~clk; /*

always@(posedge clk) begin

up_down={$random}%2; load={$random}%2; din={$random}%6; end */ initial begin #5;

for(i=0;i<256;i=i+3) begin din=i; #10; end end initial begin

up_down=1; load=1; #20 load=0; #30 load=1; #30 load=0; end

always #200 up_down=~up_down; BinaryCounter bcounter(.counter(counter),

.clk(clk),.up_down(up_down),.load(load),.reset(reset), .din(din)); endmodule 波形图如下：

图1 二进制计数器波形图

图2 二进制计数器波形图

从图像可看出，20s-50s为加计数，50s-80s时load=1，执行置数功能，80s-200s时up_down=1,为加计数，200s-280s时up_down=0，为减计数。

2、格雷码计数器 代码如下：

`define WIDTH 4

module GrayCounter(gray,clk,rst_n); output [`WIDTH-1:0] gray; input clk; input rst_n;

reg [`WIDTH-1:0] binary;

always@(posedge clk or negedge rst_n) begin

if(!rst_n) binary<=0;

else if(binary<16) begin

binary<=binary+1;

// binary<=(binary<16)?binary:0; end else

binary<=0; end

assign gray[0]=binary[0]^binary[1]; assign gray[1]=binary[1]^binary[2]; assign gray[2]=binary[2]^binary[3]; assign gray[3]=binary[3]; endmodule

测试程序如下： `define WIDTH 4

module GrayCounter_tb;

wire [`WIDTH-1:0] gray; reg clk; reg rst_n;

initial begin

clk=0; rst_n=0; #10 rst_n=1; #1000 $stop; end

always #5 clk=~clk; /*

always@(posedge clk) begin end */

GrayCounter gc(.gray(gray),.clk(clk),.rst_n(rst_n)); endmodule

波形图如下：

图3 格雷码计数器波形图（二进制数值）

图3 格雷码计数器波形图（十进制数值）

3、完成一个串并转换电路(8位)的Verilog代码设计。 代码如下：

module transform_cb(sclk,pclk,rst,ser_din,enable,p_dout); input sclk; input pclk; input rst; input enable; input ser_din;

output [7:0] p_dout; reg [7:0] temp,pout_buf; reg [2:0] count; //integer i;

always@(posedge sclk or negedge rst) begin

if(!rst) begin count<=0; temp<=0; end

else if(count<=3'b111) begin

count<=count+1; temp[0]<=ser_din; temp<=temp<<1;

temp[7:0]<={temp[6:0],ser_din}; end end

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