数字时钟设计，数电课程设计报告

课程设计（论文）

课程名称： 数字电子技术基础 组 别： 12 题 目： 数字时钟设计 院 （系）： 机械电子工程系 专业班级： 电信0901 姓 名： 王羽笙 学 号： 26 指导教师： 史毅敏

2011年12月30日

摘 要

此次数字时钟的设计，是以同步加法计数器74LS161为基础的时序逻辑电路设计，其有较强的实际应用性。74LS161可以灵活的应用于各种数字电路的设计，实现各种功能。在本设计中，我使用74LS161的各种级联方式实现了多级多进制的计数并分级连接数码管，实现了数字时钟的功能。 关键词：数字时钟，计数器，级联，74LS161

目 录

1.设计任务………………………………………………1 2.设计方案………………………………………………1 3.电路设计………………………………………………6 4.整体电路图的仿真测试及性能检测…………………9 5.心得体会………………………………………………13 6.参考书目………………………………………………14

数字时钟设计

第一部分 设计任务

设计任务及要求或目的、用途。 1.内容及要求。

数字时钟设计：设计一个具有时、分、秒的十进制数字显示的计数器。用MULTISIM软件实现，并用protel画出PCB板

2.用途：

此设计可以应用于各种计时器，通过调节脉冲，可以构成秒表，电子时钟

以及各种显示方案的计时/计数设备。

第二部分 设计方案 整体思路：

本题目的要求是做一个能显示时、分、秒的计数器，那么这个电路就用该包含3部分:第一部分提供周期的脉冲信号；第二部分是以第一部分为输入源的组合计数器；第三部分是显示部分，把第二部分计数的结果按照一定的方式显示出来。

1.设计思路 1.1.信号源

信号源要求是有周期的脉冲输入才能够进行计数，应选择方波输入的脉冲信号

1.2.计数器

计数器应该分为3部分，分别记录时、分、秒。

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1.2.1.计秒位

一分钟有60秒，故秒位应该用60进制的计数器。记秒位要显示2位数，并且没有集成的60进制计数器，所以级联的计数器应该可以实现两位输出。每计60秒秒位将会向分位进一并且本位清零。

1.2.2.计分位

一小时有60分钟，故分位也应该用60进制的计数器。和记秒位一样，记分位同样要显示2位数，且没有集成60进制计数器，所以级联的计数器应该可以实现两位输出。每计60分分位将会向小时位进一并且本位清零。

1.2.3计小时位

一天有24小时（这里设计的是24小时制计数器），故秒位应该用24进制的计数器。记小时位要显示2位数，并且没有集成的24进制计数器，所以级联的计数器应该可以实现两位输出。每计满24小时本位将会进行一次清零。

1.3.显示输出

小时、分钟、秒这3位每位都需要输出两位数，故总共会有6位数输出。将输出显示要使用显示译码器/数码管连接到每一个计数器的输出端

1.4进位和清零

进位和清零应该是同步的，即当秒位计满60秒的瞬间，应该同时发出一个进位脉冲给下一级计数器和一个本位的清零脉冲进行清零。 故可以用逻辑门在两级计数器之间进行连接以实现功能。

2.设计方案及其论证

按照整体思路，设计方案如下：

使用同步加法计数器74LS161构成60进制加法计数器作为第一级（秒）计数器。在秒的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。秒的十位加法计数器在计数到6的瞬间，向本位发送一个

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