verilog - hdl - 简易乐曲设计(3)

always @(FULLSPKS) begin : xhdl_5 reg COUNT2; COUNT2 = 1'b0; if (FULLSPKS == 1'b1) begin

COUNT2 = ~COUNT2; if (COUNT2 == 1'b1) begin

SPKS <= 1'b1 ; end else begin

SPKS <= 1'b0 ; end end end endmodule

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