DE2 实验练习解答—lab 1(Digital Logic)(DE2)(Quartus II)

http://www.cnblogs.com/halflife/archive/2010/03/12/1684764.html

Abstract

Switches、Lights and Multiplexers Release: 1.0 By yf.x 03/12/2010

Introduction

这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。

完成DE2 实验练习1（Digital Logic）对与初学者来说是一个比较大的实验。我估计，每天要花几小时才能完成。这个实验包括6个部分，主要是组合逻辑电路和使用assign语句。

Part I ：第一次使用assign语句

Altera 的DE2开发板有18个拨动开关（toggle switch）和18个红色的LED。Part I非常简单，在实验手册里首先介绍了Verilog的格式，并给出了代码。需要自己做的部分就是把代码粘贴到Quartus II然后运行。当你拨动一个开关（比如Switch 1），对应的LED就会亮（比如LEDR1），这部分在实验手册里解释的很详细。 Part 1代码：

1/* 2

3(C) yf.x 2010 http://halflife.cnblogs.com/ 4

5Filename : part1.v 6

7Compiler : Quartus II 9.1 Web Edition 8

9Description : Demo how to use Switch and led 10

11Release : 03/05/2010 1.0 12 13 */

14

15//Simple module that conects the SW switchs to the LEDR lights 16

17module part1(SW,LEDR); 18

19input [17:0] SW; //toggle switches 20

21output [17:0] LEDR; //red leds 22

23assign LEDR=SW; 24

25endmodule

Part II：设计一个8位的2选1多路选择器

用Verilog设计一个多路选择器有很多种方法。但是在这个实验里，要求只能用门级电路描述。比如：assign m=(~s&x)|(s&y);这里x和y是输入，s是选择信号，m是输出。X被定义为SW 0到7，Y被定义为SW 8到15，S被定义为SW17，M被定义为绿色的LEDG 0到7.这部分的完整代码如下。 Part II 代码：

1/* 2

3(C) yf.x 2010 http://halflife.cnblogs.com/ 4

5Filename : part2.v 6

7Compiler : Quartus II 9.1 Web Edition 8

9Description : Demo how to use assign statements 10

11Release : 03/05/2010 1.0 12 13 */ 14

15//Top level file of part2 16

17module part2(LEDR,LEDG,SW); 18

19input [17:0]SW; 20

21output [17:0]LEDR; 22

23output [7:0]LEDG; 24

25wire s; 26

27wire [7:0]X,Y,M; 28

29assign S=SW[17]; 30

31assign X=SW[7:0]; 32

33assign Y=SW[15:8]; 34

35assign LEDR=SW; 36

37assign LEDG=M; 38

39 mux2to1 m7(S,X[7],Y[7],M[7]); 40

41 mux2to1 m6(S,X[6],Y[6],M[6]); 42

43 mux2to1 m5(S,X[5],Y[5],M[5]); 44

45 mux2to1 m4(S,X[4],Y[4],M[4]); 46

47 mux2to1 m3(S,X[3],Y[3],M[3]); 48

49 mux2to1 m2(S,X[2],Y[2],M[2]); 50

51 mux2to1 m1(S,X[1],Y[1],M[1]); 52

53 mux2to1 m0(S,X[0],Y[0],M[0]); 54

55endmodule 56

57//1-bit 2-to1 multiplexer 58

59module mux2to1(s,x,y,m); 60

61inputs,x,y; 62

63output m; 64

65assign m=(~s&x)|(s&y); 66

67endmodule 68 69

在我的代码里，有一个小技巧。我把RTL代码分成2部分。1个主模块和1个多路选择器模块。通过调用多选器模块，可以很容易的实现设计。（这里因为用到很多引脚，为了方便引脚分配，输入、输出端口名和板上的器件名相同。）

Part III：设计一个3位的5选一多路选择器

设计一个3位的5选1多路选择器很简单。如图1所示，使用了4个3位的2选1的多路选择器。完整代码如下：

图 1 5选1多路选择器 Part III 代码：

1/* 2

3(C) yf.x 2010 http://halflife.cnblogs.com/ 4

5Filename : part3.v

6

7Compiler : Quartus II 9.1 Web Edition 8

9Description : Demo how to use assign statements 10

11Release : 03/05/2010 1.0 12 13 */ 14

15//3BIT 5 to 1 Multiplexer Module 16

17module mux_3bit_5to1(S,U,V,W,X,Y,M); 18

19input[2:0]S,U,V,W,X,Y; 20

21output[2:0]M; 22

23wire[2:0]m0,m1,m2; 24

25// Leftmost 2 to 1 Multiplexers 26

27 //Top 28

29assign m0[0] = (~S[0]&U[0])|(S[0]&V[0]); 30

31assign m0[1] = (~S[0]&U[1])|(S[0]&V[1]); 32

33assign m0[2] = (~S[0]&U[2])|(S[0]&V[2]); 34

35//Bottom 36

37assign m1[0] = (~S[0]&W[0])|(S[0]&X[0]); 38

39assign m1[1] = (~S[0]&W[1])|(S[0]&X[1]); 40

41assign m1[2] = (~S[0]&W[2])|(S[0]&X[2]); 42

43//Middle Multiplexer 44

45assign m2[0] = (~S[1]&m0[0])|(S[1]&m1[0]); 46

47assign m2[1] = (~S[1]&m0[1])|(S[1]&m1[1]); 48

49assign m2[2] = (~S[1]&m0[2])|(S[1]&m1[2]);

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