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基于FPGA的LCD控制器设计

辑逻辑器件已经取得了长足的进步，资源更加丰富，使用越来越方便。将来的可编程逻辑器件，密度会更高、速度会更快、功耗会更低，同时还会增加更多新的功能，向着集成了可编程逻辑、CPU、储存期等组件的可编程单片系统(SOPC)方向发展。

3.2 FPGA的基本原理

对于可编程逻辑器件，从实现原理上讲，一般分为两种：基于查找表加寄存器结构和SRAM工艺的FPGA，集成密度高，寄存器资源丰富，适合做时序逻辑设计，多用于上万门以上的设计，如数字信号处理和各种算法的实现等；基于乘积项结构和EEPROM工艺的FPGA，集成密度低，乘积项资源丰富，适合做组合逻辑设计，多用于5000门以下的设计，如编码、译码电路等。

3.2.1 查找表的基本原理

查找表本质上就是一个RAM。目前FPGA中多使用四输入的LUT，所以每一个LUT可以看成一个有4位地址线的16×1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM。这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

3.2.2 基于乘积项的FPGA的逻辑实现原理

以一个简单的电路为例,具体说明FPGA是如何利用以上结构实现逻辑的，电路如下图：

图3.1 电路图

假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以!D表示D的“非”）

FPGA将以下面的方式来实现组合逻辑f:

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图3.2 电路图2

A,B,C,D由FPGA芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 图3电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样FPGA就完成了图3所示电路的功能。

3.3 FPGA的设计方法

FPGA的常用设计方法包括“自顶向下”和“自下而上”。目前大规模FPGA设计一般选择“自顶向下”的设计方法。所谓“自顶向下”设计方法，简单地说，就是采用可完全独立于芯片厂商及其产品结构的描述语言，在功能级对设计产品进行定义，并结合功能仿真技术，以确保设计的正确性，在功能定义完成后，利用逻辑综合技术，把功能描述转换成某一具体结构芯片的网表文件，输出给厂商的布局布线器进行布局布线。布局布线结果还可反标回同一仿真器，进行包括功能和时序的后验证，以保证布局布线所带来的门延时和线延时不会影响设计的性能。

“自顶向下”设计方法的优越性是显而易见的。首先，由于功能描述可以完全独立于芯片结构，在设计的最初阶段，设计师可不受芯片结构的约束，集中精力进行产品设计，进而避免了传统设计方法所带来的重新再设计风险，大大缩短了设计周期。

其次，设计的再利用得到保证。目前的电子产品正向模块化方向发展。所谓模块化就是对以往设计成果进行修改、组合和再利用，产生全新的或派生设计。而“自顶向下”设计方法的功能描述可与芯片结构无关。因此，可以以一种IP(Intelligence Property 知识产权)的方式进行存档，以便将来重新利用。

第三，设计规模大大提高。简单的语言描述即可完成复杂的功能，而不需要手工绘图。

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第四，芯片选择更加灵活。设计师可在较短的时间内采用各种结构芯片来完成同一功能描述，从而在设计规模、速度、芯片价格及系统性能要求等方面进行平衡，选择最佳结果。目前最为常用的功能描述方法是采用均已成为国际标准的两种硬件描述语言VHDL和Verilog HDL。

3.4 VHDL硬件描述语言

VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。

VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分)，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。

1. 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。

2. VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。

3. VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。

4. 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。

5. VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计

3.5 Quartus II简介

Quartus II软件是Altera公司在MAX+PLUS II软件基础上推出的一种更佳的设计软件。对于一个高性能、价格合理、尽快面市的方案，结合使用Quartus II软件和Altera FPGA将

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是非常好的选择。Quartus II软件比所有竞争产品具有更佳的集成设计环境(例如综合、仿真、逻辑分析和布局布线)。Quartus II平面配置器在输入引脚至所有连接逻辑的信号追踪上，表现出色。集成的Signal Tap II逻辑分析器非常易于使用，不像MAX+PLUS II那样，还要购买第三方开发工具。

Quartus II软件比MAX+PLUS II更加可靠，用户界面更加友好，特别是在仿真，节点发现和引脚分配等方面。同样，图形激励生成器比第三方的仿真工具更快、更有效。转换设计一直非常简单，在很短的时间内，就可以适用到目标器件中。

在MAX+PLUS II软件的基础上，Quartus II软件具有一些重要的优点： 1. 支持器件：

支持MAX 3000A、7000AE、MAX 7000B 和 MAX 7000S系列以及新的MAX II系列。 支持 FLEX 10KE?、FLEX 10K?、FLEX 10KA、ACEX、FLEX 6000系列，以及最新的Cyclone、Stratix 和 Stratix II 系列FPGA。

2. 性能：

对于MAX 3000A、MAX 7000AE、MAX 7000B、MAX 7000S、FLEX 10K 和ACEX设计，比MAX+PLUS II 10.2版本提供更好的平均性能表现。

(1) 对MAX设计，平均设计性能快15％;

(2) 对给定的MAX设计，所需器件资源平均少5％。 3. 综合：

(1)一体化RTL综合不仅支持AHDL，还支持最新的VHDL和Verilog语言标准。

(2)在综合和设计实施之前，RTL浏览器提供VHDL或者Verilog设计的图形表示(仅限于Quartus II软件)。

(3)支持所有的主要第三方综合流程。 4. 高级功能：

高级功能支持MAX II CPLD和最新的FPGA器件系列：

(1)PowerGauge? 功率分析功能支持MAX 3000A, MAX 7000AE和MAX 7000B设计和最新的FPGA器件(即将支持MAX II CPLD器件)。

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(2)LogicLock? 基于模块的设计流程 (3)SOPC Builder： 同IP轻松集成 5. 编译： (1)物理综合优化

(2)时序收敛平面配置编辑器 6. 验证功能：

(1)多时钟和多周期时序分析

(2)面向FPGA设计的SignalTap II 嵌入式逻辑分析器 7. 最后一刻设计改变支持(ECO支持)： (1)芯片编辑器(将于2004年下半年支持MAX II) (2)渐进式拟和

从MAX+PLUS II软件转换到Quartus II软件非常容易，现在可以用Quartus II进行所有的Altera新设计。Quartus II软件最新版非常实用，根本不用再回到老版本去完成一个设计。转到Quartus II软件的一个主要原因是其出众的实现时序收敛的能力，这对大部分有难度的工程是不可缺少的。如果将Altera CPLD或FPGA中的所有逻辑资源全部用上，即使这样，仍旧能够满足速度需要。比较包括Xilinx在内的其他PLD供货商的开发工具，只有Quartus II软件才是最容易使用的。

3.6 核心控制芯片选择

在数字电路中，核心控制芯片一般有单片机(MCU)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)等。

由于在实际应用中，本系统要能够同时处理三路的血细胞信号(RBC，WBC，PLT)，且从前面的每一路A/D转换电路出来的脉冲信号周期约为40μs。因此，若要实时地、不失真地对信号进行采集和处理，必须采用处理速度较高的信号处理芯片。而普通的单片机的处理速度已经不能满足系统要求，因此必须采用以DSP、FPGA或CPLD为核心的处理器。同时，由于我们对DSP不太熟悉，若采用DSP可能会加大编程和调试难度，延长研发周期，故也不采用该芯片；同时系统中对脉冲统计的部分需要用到RAM，CPLD没有自带的RAM模块，对外部的RAM操作处理起来相当麻烦，而FPGA采用VHDL语言和图形输入，DSP-Builder等混合编程方式，又有自带的RAM模块，操作比较灵活。因此，本系统拟采用FPGA中CycloneII芯片EP2C5T144C8实现。

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