FPGA实验报告
姓名 朱聪聪 学号 1432110139 姓名 武帅 学号 1432110141 课 题名称 8选1数据选择器设计 实验1、理解数据选择器功能。 目2、掌握VHDL并行语句中条件信号赋值的格式和用法。 的 设计一个8选1数据选择器使其满足如下真值表： 8选1数据选择器真值表 地址码（选择信号） A0 A1 A2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 表一 1.利用条件信号赋值语句实现8选1数据选择器器功能。 2.完成设计的仿真，并记录、分析仿真波形。 输出Q D0 D1 D2 D3 D4 D5 D6 D7 设计要求 条件信号赋值语句也是一种并行信号赋值语句。条件信号赋值语句可以根设计 信号<=表达式1WHEN 赋值条件1ELSE 思 表达式2WHEN 赋值条件2ELSE 路 …… 表达式n； 据不同的条件将不同的表达式赋值给目标信号，格式如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX8 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); 设 Q:OUT STD_LOGIC); 计 END ENTITY MUX8; 原 ARCHITECTURE one OF MUX8 IS 理BEGIN Q<=D(0) WHEN A=\图 D(1) WHEN A=\及 D(2) WHEN A=\源 D(3) WHEN A=\程 D(4) WHEN A=\序 D(5) WHEN A=\ D(6) WHEN A=\ D(7) WHEN A=\ 'Z'; END one; 仿真波形图 实 验 总通过本次实验，复习了之前学习的条件信号赋值语句。条件信号赋值语句结在执行时，首先要进行条件判断，然后再进行信号赋值操作。同时，进一步加及强了对8选1数据选择器的逻辑功能的理解。 个人心得体会 操作成绩 报告成绩 教 师 评 教师签名 分 日 期
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