'hC:a_to_g= 7'b0110001; 'hD:a_to_g= 7'b1000010; 'hE:a_to_g= 7'b0110000; 'hF:a_to_g= 7'b0111000; default:a_to_g= 7'b0000001;
endcase always@(*) begin an=4'b1111; an[s]=0; end
always@(posedge clk or posedge clr) begin if(clr==1) clkdiv<=0; else
clkdiv<=clkdiv+1; end
endmodule （2）约束文件
NET\NET\
NET\NET\NET\NET\NET\
NET\NET\NET\NET\NET\NET\
NET\NET\NET\NET\NET\NET\NET\NET\2．4位全加器
（1）VERILOG代码 module jiafaqi( input wire[3:0] a, input wire[3:0] b, output wire[3:0] s, output wire c4 ); wire[4:0] c; assign c[0]=0; assign s=a^b^c[3:0];
assign c[4:1]=a&b|c[3:0]&(a^b); assign c4=c[4]; endmodule （2）约束文件 NET\NET\NET\NET\NET\NET\NET\NET\
NET\NET\NET\NET\NET\3．4位比较器 （1）VERILOG代码 module bijiaoqi( input wire [3:0]A, input wire [3:0]B, output reg [2:0]y );
always@ (A or B) begin if(A>B)
y<=3'b001; else if(A==B) y<=3'b010; else y<=3'b100;
end
endmodule 2．约束文件 NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\
实验六、时序逻辑电路实验Ⅰ（2学时）
时序逻辑Ⅰ：
（1）设计一个秒脉冲发生器，用LED指示秒脉冲的发放（P144，（3））。（检查秒脉冲发生器的精度、能将1秒的脉冲周期改为2秒或3秒等）；
（2） 试设计一个带有异步清零和同步置数信号的4位寄存器，并在开发板上验证（P145，（2））。将时钟信号改为2Hz或4Hz，观察异步清零和同步置数现象。(验收逻辑功能)
百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说综合文库西安交通大学数字电子技术实验报告(4)在线全文阅读。
相关推荐：