音频的构架以及原理(4)

单元的偏移。因为一个响应为8字节，所以相对于缓冲区的偏移为（WP×8字节）。

由codec向控制器发出的响应是32位的。在RIRB中的每一个entry是64位。在codec发出的真正的32响应之后，控制器又加了32位，这32信息是：

1．是哪一个SDATA IN信号接受codec的响应。 2．主动和被动响应指示器。 表8 RIRB Entry格式

位的定义按照下面进行： Codec：

0000=响应被SDATA_IN_0接受 0001=响应被SDATA_IN_1接受 0010=响应被SDATA_IN_2接受 0011=响应被SDATA_IN_3接受 ?

1110=响应被SDATA_IN_14接受 Sol/Unsol： 0＝被动响应 1＝主动响应

第四章采样和AD转换

声音信号是连续的模拟信号，而不管是CPU还是DSP这些微处理器都只能处理数字信号即二进制信号，而无法处理模拟信号。因此我们需要通过采样和AD转化把模拟信号转化成数字信号。

4.1采样定理

采样是每隔一定的时间间隔，抽取信号的一个瞬时幅度值（样本值）。采样的时间间隔称为采样周期；每秒采样的次数称为采样频率。采样后得出的一系列在时间上离散的样本值称为样值序列。声音信号我们可以看成是一个频率包含

20-20KHZ的连续函数F(x)。我们对其采样就可以看成是在时域上F(x)和（频率为采样频率）的冲击函数δ（t）的乘积。那么在频域上也就是F(w)和δ(w)的卷积积分。如下图(1),(2)是F(x)和δ（t）。（3），(4)是F(w) δ(w)。图(5)是F(w)和δ(w)的卷积积分。那么我们对F(w)采样以后他的频谱就是图（5）所示。那么我们可以看出如果把图（5）经过低通滤波器滤波后我们就可以F(w)和δ(w)的卷积积分还原成F(w)，然后频域到时域的反变换就可以无失真的还原处信号F(x)。但是如果W2小于2W1也就是说我们的采样频率小于2倍的F(x)的最高频率那么我们可以看到F(w)和δ(w)的卷积积分在频域上会出现混叠，如图（6）所示。这样我们就无法通过低通滤波器还原出原来信号的频谱，也就无法不失真的还原出原来的信号F(x)了。因此就有采样定理：一个带宽限制的模拟信号可以用一个样值序列来表示而不会丢失信息，只要其采样频率大于或等于两倍被采样信号的最高频率。

（1） （2）

（3） （4）

（5）

（6）

当然我们上述所描述的只是理论，是理想的情况下。实际上采样必然会带来失真我们无法不失真的还原信号。首先我们的冲击函数就是理想情况下才有的。实际上我们的冲击函数是带有一定时间宽度的脉冲信号，而这些冲击函数在频域就是带有一定频宽的三角波。因此通过这些采样函数后原来信号的频域会出现失真甚至是混叠。那么我们要尽量减小这种失真就必须尽量减小采样脉冲信号的时间宽度。减小这一时间宽度就是减小采样开关管的导通时间。

采样电路的基本原理就是被采样的模拟信号经过开关管对负载电容充电，负载电容再经过Buffer或者运放最后得到采样信号。

4.2采样电路

采样电路一般可以分为四部分：采样开关，采样时钟，采样电容，输出缓冲。其原理就是通过打开采样开关使得输入信号对电容充电，再通过缓冲输出，输出

的就是被采样信号在采样电的信号强度（即幅值）。采样时钟控制采样信号的时钟频率。下图就是一个最原始的采样电路结构。

采样存在两个主要的特新:采样速度和采样精度。这两个主要的特性决定了采样电路的优劣。

采样速度其实决定了采样频率，如果采样频率超出了采样电路的采样速度那么就会产生很大的采样误差。即MOS开关的开通时间还不足以使得保持电容CH打到输入信号的大小。要提高电路的采样频率就必须一方面减小保持电容的容值另一方面减小开关管的导通阻抗从而减小保持电容的充电时间。我们知道MOS管的导通阻抗与其宽长比W/L成反比所以我们增加其宽长比既可以减小其导通阻抗。另外当Vin比较高时（接近MOS管栅极电压）当电容充电到接近Vin时管子会进入线性区，导通阻抗很大，这时候充电会很缓慢。为了避免这一情况的出现我们使用CMOS开关管，如下图所示。对于PMOS在Vin很高时，由于其栅极为CK-，所以反而处于线性区阻抗很低。而对于NMOS来说当Vin比较小时他工作在线性区导通阻抗很低因此两者并联则导通阻抗一直维持在一个比较低的值。所以现在我们一般用CMOS来做开关管。

上面已经提到较小的保持电容和交大的宽长比W/L会提高采样速度，但下面我们会看到这些提高采样速度的方法又会降低信号采样的精度。

在MOS管开关的瞬间有两种机制会产生误差来限制我们的采样精度。这两种机制分别是沟道注入效应和时钟溃通效应。

沟道注入效应：当MOS管开通时由于电子的积累产生沟道，但当管子关断沟道就会消失，那么存储在沟道中的电子就会随着沟道的消失而放电移出。这样一部分电子会注入保持电容CH使得我们得到的采样电压产生误差，如下图所示。我们通过计算可以知道这种注入效应增加的ΔV为

我们知道沟道与栅极相当与一电容，Cox就是单位面积这一电容的容值W,L是沟道的长和宽。所以说减小CH，或者增大W/L(由于一般而言MOS管的沟道长度是个定值，因此增加宽长比就是增加MOS管宽度)都会导致ΔV的增大从而影响采样精度。

当然由于我们用的是CMOS开关管。其P管也存在沟道注入效应而PMOS注入的是空穴刚好与NMOS注入的电子相抵消。因此CMOS开关管可以有效的控制沟道注入效应。但是我们毕竟无法保证注入的电子和空穴完全抵消。

时钟溃通效应：MOS管的栅漏和栅源的交叠电容会将栅极的时钟跳变耦合到保持电容上，如下图所示。

其误差可以近似的表示为

所以减小CH和增加W/L也会增加时钟溃通效应增加采样误差。

因此我们得到了一个矛盾的结果,我们要提高采样速度就必须减小保持电

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