低噪声放大器的两种设计方法

低噪声放大器的两种设计方法

低噪声放大器的两种设计方法[图],低噪声放大器(LNA)是射频收发机的一个重要组成部分，它能有效提高接收机的接收灵敏度，进而提高收发机

低噪声放大器(LNA)是射频收发机的一个重要组成部分，它能有效提高接收机的接收灵敏度，进而提高收发机的传输距离。因此低噪声放大器的设计是否良好，关系到整个通信系统的通信质量。本文以晶体管ATF54143 为例，说明两种不同低噪声放大器的设计方法，其频率范围为2~ 2.2 GHz；晶体管工作电压为3 V；工作电流为40 mA；输入输出阻抗为50Ω。 1 定性分析 1.1 晶体管的建模

通过网络可以查阅晶体管生产厂商的相关资料，可以下载厂商提供的该款晶体管模型，也可以根据实际需要下载该管的S2P文件。本例采用直接将该管的S2P文件导入到软件中，利用S 参数为模型设计电路。如果是第一次导入，则可以利用模块SParams 进行S 参数仿真，观察得到的S 参数与S2P 文件提供的数据是否相同，同时，测量晶体管的输入阻抗与对应的最小噪声系数，以及判断晶体管的稳定性等，为下一步骤做好准备。 1.2 晶体管的稳定性

对电路完成S 参数仿真后，可以得到输入/ 输出端的mu 在频率2~ 2.2 GHz 之间均小于1，根据射频相关理论，晶体管是不稳定的。通过在输出端并联一个10Ω和5pF 的电容，m2 和m3 的值均大于1，如图1，图2 所示。晶体管实现了在带宽内条件稳定，并且测得在2.1GHz 时的输入阻抗为16.827- j16.041。同时发现，由于在输出端加入了电阻，使得Fmin由0.48 增大到0.573，Topt 为0.329 ∠125.99°，Zopt = （30.007 +j17.754）Ω 。其中，Topt 是最佳信源反射系数。

图1 利用模块SParams 进行仿真的电路原理图

图2 输入/ 输出mu 与频率的关系

1.3 制定方案

如图3所示，将可用增益圆族与噪声系数圆族画在同一个Ts 平面上。通过分析可知，如果可用增益圆通过最佳噪声系数所在点的位置，并根据该点来进行输入端电路匹配的话，此时对于LNA 而言，噪声系数是最小的，但是其增益并没有达到最佳放大。因此它是通过牺牲可用增益来换取的。在这种情况下，该晶体管增益可以达到14dB 左右，Fmin 大约为0.48，如图3所示。

另一种方案是在可用增益和噪声系数之间取得平衡，以尽可能用小噪声匹配为目标，采用在兼顾增益前提下的设计方案。在这种情况下该晶体管增益大约为15dB左右， Fmin大约为0.7(见图3)。这个就是本文中提到的第2 种方案。

图3 同一个Ts 平面上的可用增益圆族与噪声系数圆族

2 以最佳噪声系数为设计目标方案的仿真

2.1 输入匹配电路设计

对于低噪声放大器，为了获得最小的噪声系数，Ts有个最佳Topt 系数值，此时LNA 达到最小噪声系数，即达到最佳噪声匹配状态。当匹配状态偏离最佳位置时，LNA 的噪声系数将增大。前面定性分析中已经获得Topt= 0.329∠125.99°，以及对应的Zopt = 30.007 + j17.754Ω下面可以利用ADS 的Passive CIRcuit / MicorST rip Co ntrolWindow 这个工具，自动生成输入端口的匹配电路。

在原理图中添加一个DA_SSMatch1 的智能模块，然后修改其中的设置：F = 2.1GH z，Zin= 50Ω。值得注意的是，利用该工具生成匹配电路时，Zload 是Zopt 的共轭。设置完毕后，再添加一个MSub的控件，该控件主要用于描述基板的基本信息，修改其中的设置为H =0.8 mm，Er = 4.3，Mur = 1，CONd= 5.88 × 107 ，H u =1.0e + 33 mm，T = 0.03 mil。设置完后，即可进行自动匹配电路的生成，结果电路如图4所示。

图4 输入端口的匹配电路

将输入匹配电路添加到图1后再进行S 参数的仿真。可以看到，最佳噪声系数Topt 的位置由于输入匹配电路的加入而成功匹配到50Ω的位置。 2.2 输出端匹配电路设计

根据最大功率增益原则进行输出端匹配电路的设计(考虑到输出稳定电路的存在，对输出阻抗的影响，在进行输出阻抗测量时要把稳定电路计算在内)，即将输出阻抗(Zout= 8.055- j8.980，如图5所示)使用上述的方法匹配到50Ω 。得到的输出端匹配电路如图6所示。

图5 输出阻抗匹配

图6 输出端匹配电路

2.3 仿真结果

观察最后的仿真结果可以看到，增益为14.4 dB；噪声系数为0.586，这与稳定后的晶体管最佳噪声系数0.573非常接近，且增益平坦度低，稳定性能优异。具体性能指标如图7所示。

图7 原理图仿真数据

3 以噪声系数为主兼顾增益为设计目标方案的仿真 3.1 输入匹配电路设计

如果选择基板材料为环氧玻璃FR4 基板，介电常数为4.3，厚度为0.8 mm，则2.1 GHz 时的晶体管输入阻抗为16.827- j16.041。采用上述匹配电路生成方法，输入匹配电路采用A DS 设计向导中的单支节模块来设计。可以很快得到图8中的匹配电路。如图9所示，图中m6 = 50（0.927+ j0.001）。与50Ω的非常接近，所以得出的输入端匹配情况比较合理。

图8 输入匹配电路

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