Xilinx FPGA 内部结构深入分析(4)

调整延迟线的主要目的是同步两个时钟——clk0和clk_fb。

为了对齐这两个时钟，DLL执行下列步骤 1. clk0先通过时钟网络传输到所有同步寄存器 2. 然后时钟反馈到clk_fb端口

3. 内部控制模块比较两者的相位差异，这个差异就是包含DCM在内的整个时钟分配网络引入的skew

4. 控制模块调整延迟单元来消除skew 5. 相位对齐后置位LOCKED。

DLL 的主要属性

1. CLK_FEEDBACK：设置时clk0还是clk2x反馈，或者不反馈。

2. CLKIN_DIVIDE_BY_2：对于输入频率过高的情况，如果超出了DCM的接受范围，可以设置这个属性(TRUE/FALSE)

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