数字时钟

HUBEI NORMAL UNIVERSITY

Verilog 课程设计

verilog Curriculum Design

所在院系 专业名称 班级 题目 指导教师 姓名 完成时间 教育信息与技术学院 电子信息工程 1005 Verilog数字时钟设计 梁赫西 尤杉 2012.6.12

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一、设计任务及要求： 设计任务： Verilog数字时钟设计。 要 求： (1) 设计一个24小时计数系统的控制器. (2)计时功能：每隔一分钟计时一次，并在显示屏上显示当前时间. (3)设置新的计时时间：通过数字键“0”~“9”输入新的时间，然后按“time”键确认. (4)利用modelsim、quartus ii 仿真综合. 指导教师签名： 2012年6月12日 二、指导教师评语： 指导教师签名： 2012 年6月 12 日

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三、成绩 验收盖章 2012年6月12 日

摘要

本系统由分频器、计数器、译码器、译码器和校分电路组成，采用了中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字计时器的扩展功能，进行了各单元设计，总体调试。多功能数字计时器可以完成0分00秒-9分59秒的计时功能，并在控制电路的作用下具有清零,调时,快进的功能。

数字钟的主体是计数器,它记录并显示接收到的秒脉冲个数,其中秒和分为模60计数器,小时是模24计数器,分别产生3位BCD码.BCD码经译码,驱动后接数码管现实电路． 关键词：FPGA ； Verilog HDL； Quartus Ⅱ 1.设计要求与思路 1.1设计要求

(1) 设计一个24小时计数系统的控制器.

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（2）计时功能：每隔一分钟计时一次，并在显示屏上显示当前时间. （3）设置新的计时时间：通过数字键“0”~“9”输入新的时间，然后按“time”键确认.

（4）利用modelsim、quartus ii 仿真综合. 1.2 设计思路

本次设计课题目标完成是基于Verilog HDL语言的多功能数字钟的设计，通过数码管实时显示时、分、秒，具有小时和分钟快进功能。设计遵循Verilog HDL语言的设计理念，代码具有良好的可读性和易理解性。

系统主要分三个模块实现，分别是分频模块、计数模块、译码显示模块。分频模块用来提供计时电路工作时钟（1HZ）和数码管动态显示的扫描频率（500HZ），计数模块是对1s信号源进行秒、段选来实现对译码后的计时信号进行动态显示 500HZ 显示模块 数码管 12MHZ clk 分频模块 1HZ 计时模块 校时模块 控制信号 4

2．详细模块设计 2.1 分频模块的实现方案

分频模块用于为系统的实现提供稳定的工作频率和计时信号源，要求产生两路不同频率的信号，分频为1HZ频率的信号作为计时模块的信号源，200HZ的信号用于数码管动态显示的扫描频率。

定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。

系统时钟 clock

分频模块clkdiv (1HZ) clk500 (500HZ)

2.2计时模块设计

模块功能为正常计时，即每秒钟读一次数，秒表加1，秒计时满60进1给分计时，分计时满60进1给小时计时，小时计时满24清零。从功能上讲分别为模60计数器，模60计数器和模24计数器。

一 电路功能分析

分秒有三个计时器电路组成 change 时的 秒针进行60 进制计数 clkdiv（1HZ） 计 时高低模 5

块位

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