这个窗口的目的选择仿真工具和语言，也可以先不选。 点击NEXT进入下面窗口：
这个窗口是对刚刚所有操作的总结，便于检查哪些参数设定错了，到目前为止，工程目录下依然什么都没有：
但是当我们点击finish的时候，工程目录下出现了一个文件夹和两个文件如下图所示：
工程的基本配置信息就包含在里面，后缀.qpf的文件就是 quartus project file.以后可以通过双击该文件直接打开工程。
（2）文件的组织形式
新建工程之后，主界面左上角出现了如下图所示的窗口：
如果没有的话到view菜单下找找，问题不大。 它显示了工程的器件型号和层次结构。
在quartus II工程中，每一个verilog HDL文件都是一个模块（module），模块之间通过端口互联，可以是平行的关系，也可以构成上下级的层次关系，一般上层模块会在自己的文件中调用下层模块。
顶层模块处于这个层次的最顶端。
（3）给工程添加一个文件
在菜单栏依次单击file->new,会出现下图所示的窗口：
选择verilog HDL file ，然后点击OK。会出现如下图所示的文件页面：
一般背景是白色的，我觉得刺眼就设成黑色的了，在tool->option选项下可以更改这些设置。 在编辑文件之前先把它保存在工程目录下是个好习惯。我把文件命名为mul保存之后工程目录下出现了变化如下图：
在工程导航界面也多了一个文件如下图所示：
（如果熟练使用快捷键的话，从新建文件到保存文件可以不用鼠标，自己摸索吧）
接下来往文件里写入代码：
这是一个二选一多路器的模块，a,b是输入，sel是选择信号，c是输出。Sel是高电平的时候b的状态会被输出，sel是低电平的时候，a的状态会被输出。
（4）文件的编译
上图中下面被按下的按钮主要检查当前文件是否有语法错误。 而它上面那个横三角一样的按钮是对整个工程进行编译。 对整个工程进行编译包括了对单个文件进行语法检查，或者应该这样理解：在编译工程之前应当保证语法没错误，如果开发者忘记了进行语法检查而直接编译工程，quartus II会自动进行语法检查。
在你没按顺序操作的时候，quartusII会自动帮你补齐被漏掉的操作步骤。
此时的工程名还叫做basic_tool。但是工程中没有basic_tool.v这个文件，编译整个工程的时候会报错：找不到顶层文件。
此时应当把我们工程中唯一的.v文件mul.v设为顶层模块。 操作方法是右击工程导航中的mul文件，如下图所示：
编译成功之后到底我们的代码能做什么？可以通过RTL视图来理解这个问题。也就是寄存器传输级别的视图。
在task窗口下一次点击：compile design ->analysis & synthesis->netlist viewers->RTL viewer 得到如下图所示的视图：
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