数字电路课程设计报告
仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=20ms, （即F1=50HZ）则次分频器设计符合要求。
（2）200万分频器DVF的设计 源程序如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DVF1 IS
PORT(CLK:IN STD_LOGIC; FOUT:OUT STD_LOGIC); END;
ARCHITECTURE ONE OF DVF1 IS BEGIN
PROCESS(CLK)
VARIABLE CNT:INTEGER RANGE 0 TO 1000000; VARIABLE X:STD_LOGIC; BEGIN
IF CLK'EVENT AND CLK='1' THEN IF CNT<1000000 THEN CNT:=CNT+1; ELSE
CNT:=0; X:=NOT X; END IF; END IF; FOUT<=X; END PROCESS ; END ONE;
生成的电路模块如下
图2-6
仿真波形图如下：
数字电路课程设计报告
图2-7（缩小波形图）
图2-8（放大波形图）
仿真结果分析：输入CLK的F0=50MHZ,（即T0=20ns）而输出FOUT的T1=40ms, （即F1=25HZ）则次分频器设计符合要求。
2.1.2键盘输入模块设计
源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY KEY IS
PORT( UP:IN STD_LOGIC; DOWN:IN STD_LOGIC; CLK:IN STD_LOGIC; CLK1:IN STD_LOGIC; UP0:OUT STD_LOGIC; DOWN0:OUT STD_LOGIC); END KEY;
ARCHITECTURE ONE OF KEY IS
SIGNAL UPT1,UPT2,UPT3,DOWNT1,DOWNT2,DOWNT3:STD_LOGIC; BEGIN
PROCESS(CLK1) BEGIN
if(CLK1'EVENT AND CLK1='1') THEN UPT1<=UP; UPT2<= UPT1; DOWNT1<=DOWN; DOWNT2<=DOWNT1; END IF;
数字电路课程设计报告
END PROCESS;
UPT3 <=NOT UPT2; DOWNT3 <=NOT DOWNT2; PROCESS(CLK) BEGIN
IF(CLK'EVENT AND CLK='1') THEN UP0 <=CLK1 AND UPT1 AND UPT3;
DOWN0 <=CLK1 AND DOWNT1 AND DOWNT3; END IF; END PROCESS; END ONE;
生成的电路模块如下：
图2-9
仿真波形如下：
图2-10
仿真结果分析：经过抖动处理，按键的输出脉冲均变为一个CLK1时钟周期的宽度，因开关及外界一系列因素引起的电平抖动的干扰脉冲信号全被滤掉。则此键盘模块符合设计要求。
2.1.3可逆100进制计数器模块设计
源程序如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
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ENTITY CNT100 IS
PORT ( CLK:IN STD_LOGIC;
UP,DOWN:IN STD_LOGIC;
Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT100;
ARCHITECTURE ONE OF CNT100 IS
SIGNAL COUT2,COUT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
PROCESS(CLK,UP,DOWN) BEGIN
IF(CLK'EVENT AND CLK='1') THEN IF(UP='0' AND DOWN='1') THEN
IF (COUT2=9 AND COUT1=9) THEN COUT2<=\ ELSE
IF (COUT1=9) THEN
COUT2<=COUT2+1; COUT1<=\ ELSE
COUT2<=COUT2; COUT1<=COUT1+1; END IF; END IF;
ELSIF(DOWN='0' AND UP='1') THEN IF (COUT2=0 AND COUT1=0) THEN COUT2<=\ ELSE
IF (COUT1=0) THEN
COUT2<=COUT2-1; COUT1<=\ ELSE
COUT2<=COUT2; COUT1<=COUT1-1; END IF; END IF;
ELSIF(DOWN='1' AND UP='1') THEN COUT1<=\ END IF; END IF; END PROCESS;
Q1<=COUT1;Q2<=COUT2; END ONE;
生成的电路模块如下：
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图2-11
仿真波形如下：
图2-12
图2-13
分析结果：由波形可知，当UP=0，DOWN=1时，每当CLK的上升沿来临时，则计数器加1，当计数到99时，就不会再增计数，将一直保持在99；当UP=1，DOWN=0时，每当CLK的上升沿来临时，则计数器数值减1，当计数到00时，就不会再减计数，将一直保持在00；而当UP=1，DOWN=1时，计数器被置在66，符合预置的电压值。综上所述，则此模块符合设计要求。
2.1.4数据选择器模块设计
源程序如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX21 IS
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