第2-2讲 VHDL语言的基本结构(4)

第2-2讲 VHDL语言的基本结构

例：4选1数据选择器 LIBRARY IEEE; --库 USE IEEE.STD_LOGIC_1164.ALL; --程序包 ENTITY ex2 IS --实体 PORT(i0,i1,i2,i3,a,b:IN STD_LOGIC; q:OUT STD_LOGIC); END ex2; ARCHITECTURE ex2_a OF ex2 IS --结构体 SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN sel<=b&a; q<= i0 WHEN sel=“00” ELSE i1 WHEN sel=“01” ELSE i2 WHEN sel=“10” ELSE i3 WHEN sel=“11” ELSE x ; END ex2_a;

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