《EDA技术及应用》朱正伟-三，四，五章部分课后题答案

第三章

3-5设计一个4选1多路选择器，当选择输入信号分别取“00”、“01”、“10”和“11”时，输出信号分别与一路输入信号相连。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY MAX4_1 IS

PORT(A,B,C,D,S1,S2 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY MAX4_1;

ARCHITECTURE HF1 OF MAX4_1 IS SIGNAL SS : STD_LOGIC_VECTOR (0 TO 1); BEGIN SS<=S2&S1; PROCESS(SS) BEGIN CASE SS IS WHEN \ WHEN \ WHEN \

WHEN \ WHEN OTHERS => NULL; END CASE; END PROCESS; END HF1;

3-6设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。

设计思路：根据7人表决电路设计要求，7人中至少有4个通过才可以表决通过，故可以在程序中设置一个变量TEMP，使其在表决电路中遇1则加1，遇0则加0（设计中1表示通过，0表示不通过）。当TEMP>=4时，表示表决通过，当TEMP<4时表决不通过。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY VOTE7 IS

PORT (MEN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); OUTPUT: OUT BIT); END VOTE7;

ARCHITECTURE BEHAVE OF VOTE7 IS BEGIN

PROCESS(MEN)

VARIABLE TEMP: INTEGER RANGE 0 TO 7; BEGIN TEMP:=0;

FOR I IN 0 TO 6 LOOP IF(MEN(I)='1')THEN TEMP:=TEMP+1;

ELSE

TEMP:=TEMP; END IF; END LOOP; CASE TEMP IS

WHEN 0 TO 3 =>OUTPUT<='0'; WHEN 4 TO 7 =>OUTPUT<='1'; END CASE ; END PROCESS; END BEHAVE;

第四章

4-6试写出4选1多路选择器VHDL描述。选择控制信号为S1和S0,输入信号为A，B，C，D，输出信号为Y。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS

PORT (A,B,C,D,S0,S1:IN STD_LOGIC; --输入信号 Y:OUT STD_LOGIC); --输出信号 END ENTITY MUX41A;

ARCHITECTURE ONE OF MUX41A IS

SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN

S<=S0&S1; --并置操作，获得二维矢量数据类型 PROCESS(S0,S1,A,B,C,D) --敏感信号 BEGIN CASE S IS

WHEN\ WHEN\

WHEN\ WHEN\

WHEN OTHERS=>NULL; --其它情况为空值 END CASE; --CASE语句结束

END PROCESS; --PROCESS进程语句结束 END ARCHITECTURE ONE;

4-7使给出1位全减器的VHDL描述,要求:首先设计1位半减器,然后用例化语句将它们连接起来。设X为被减数，Y为减数，SUB_IN是借位输入，DIFF是输出差,SUB_OUT是借位输出。 (1.1)：实现1位半减器H_SUBER(DIFF=X-Y；S_OUT=1,X

PORT( X,Y: IN STD_LOGIC; DIFF,S_OUT: OUT STD_LOGIC); END ENTITY H_SUBER;

ARCHITECTURE HS1 OF H_SUBER IS BEGIN

DIFF <= X XOR (NOT Y); S_OUT <= (NOT X) AND Y; END ARCHITECTURE HS1;

--解(1.2)：采用例化实现图4-20的1位全减器

LIBRARY IEEE; --1位二进制全减器顺层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_SUBER IS

PORT(XIN,YIN,SUB_IN: IN STD_LOGIC; SUB_OUT,DIFF_OUT: OUT STD_LOGIC); END ENTITY F_SUBER;

ARCHITECTURE FS1 OF F_SUBER IS

COMPONENT H_SUBER --调用半减器声明语句 PORT(X, Y: IN STD_LOGIC; DIFF,S_OUT: OUT STD_LOGIC); END COMPONENT;

SIGNAL A,B,C: STD_LOGIC; --定义1个信号作为内部的连接线。 BEGIN

U1:H_SUBER PORT MAP(X=>XIN,Y=>YIN, DIFF=>A, S_OUT=>B); U2:H_SUBER PORT MAP(X=>A, Y=>SUB_IN, DIFF=>DIFF_OUT,S_OUT=>C); SUB_OUT <= C OR B; END ARCHITECTURE FS1;

二进制全加器，元件声明与元件例化（COMPONENT,PORT MAP） //或门

LIBRARY IEEE; ；

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY OR2A IS

PORT(A,B : IN STD_LOGIC; C : OUT STD_LOGIC); END OR2A;

ARCHITECTURE ART1 OF OR2A IS BEGIN

C<=A OR B; END ART1;

//半加器；

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY H_ADDER IS

PORT(A,B : IN STD_LOGIC; CO,SO: OUT STD_LOGIC); END H_ADDER;

ARCHITECTURE ART2 OF H_ADDER IS BEGIN

SO <= A XOR B; CO <= A AND B; END ART2;

1位二进制全加器顶层设计： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164。ALL;

ENTITY F_ADDER IS

PORT(AIN,BIN,CIN : IN STD_LOGIC; COUT,SUM : OUT STD_LOGIC); END F_ADDER;

ARCHITECTURE ART3 OF F_ADDER IS

COMPONENT H_ADDER //元件声明； PORT(A,B : IN STD_LOGIC; CO,SO: OUT STD_LOGIC); END COMPONENT; COMPONENT OR2A

PORT(A,B : IN STD_LOGIC; C : OUT STD_LOGIC); END COMPONENT;

SIGNAL D,E,F : STD_LOGIC; BEGIN

U1:H_ADDER PORT MAP(AIN,BIN,D,E); //元件例化； U2:H_ADDER PORT MAP(A=>E,B=>CIN,CO=>F,SO=>SUM); U3:OR2A PORT MAP(D,F,COUT); END ART3;

第五章

5-1.试说明实体端口模式BUFFER和INOUT的不同之处？ 答： BUFFER端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。而INOUT端口：双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。

5-2.VHDL的数据对象有哪几种？它们之间有什么不同？ 答：VHDL的数据对象有三种：信号、变量、常量。 它们之间的的区别如下：

信号赋值至少有Δ延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信

号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 <= 而变量和常量的赋值符号 :=。

5-3.说明下列各定义的意义： SIGNAL a , b , c : BIT : =’0’; CONSTANT TIME1 , TIME2 : TIME : 20ns ; VARIABLE x , y , z : STD_LOGIC ：=’x’; 答：○1定义3个位数据类型的信号A、B、C,它们取值为0； ○2定义2个时间数据类型的常量TIME1、TIME2,它们值为20NS; ○3定义3个标准逻辑位 STD_LOGIC数据类型的变量X、Y、Z,它们的值是强未知的。

5-4.什么是重载函数？重载运算符有何用处？如何调用重载运算符函数？

答：为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，这就是重载操作符，定义这种操作符的函数成为重载函数。重载运算符的作用是为了方便各种不同的数据类型间的运算。要调用重载运算符函数，先要在程序包中进行函数体的定义，调用的格式如下 ： X <=函数名（参数1，参数2，····） 参数个数和类型与所定义的函数要保持一致。

5-5.数据类型BIT \\ INTEGER \\ BOOLEAN分别定义在哪个库中？哪些库和程序包总是可见的？ 答：数据类型BIT \\ INTEGER \\ BOOLEAN均定义在STD库中。IEEE库和程序包STD_LOGIC.1164 、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOGIC_ARITH等总是可见的。

5-6.函数和过程有什么区别？ 答：子程序有两种类型，即过程（PROCEDURE)和函数（FUNCTION)。它们的区别在于：过程的调用可以通过其界面获得多个返回值，而函数只能返回一个值；在函数入口中，所有参数都是输入参数，而过程有输入参数、输出参数和双向参数；过程一般被看作一种语句结构，而函数通常是表达式的一部分；过程可以单独存在，而函数通常作为语句的一部分调用。

5-7.若在进程中加入WAIT语句，应注意哪几个方面的问题？

百度搜索“77cn”或“免费范文网”即可找到本站免费阅读全部范文。收藏本站方便下次阅读，免费范文网，提供经典小说教育文库《EDA技术及应用》朱正伟-三，四，五章部分课后题答案在线全文阅读。