过end process; end one;
end if; end if;
程
(2)输出处理模块仿真图：
图 2.8 输出处理模块仿真图
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当输出密码为“0123”时，经过输出处理模块的处理后，能刷新输 出密码“0123”对应的二进制“0000” “0001” “0010” “0011” 、 、 、 ,当 密码改为 “5678” 该模块也能对应刷新出新密码对应二进制 时， “0101” 、 “0110”“0111”“1000”。 、 、
(3)输出处理模块—allout 符号文件：
设
计
图 2.9 输出处理模块—allout 符号文件
七段译码器模块—dataout把 4 位 2 进制数翻译成数码管代码，使输入的密码或修改的密码能
过
及时显示在数码管上。 (1)Dataout--七段译码器模块程序： library ieee; use ieee.std_logic_1164.all;
程
entity dataout is port( datain:IN std_logic_vector(3 downto 0); dataout:OUT std_logic_vector(6 downto 0)); end dataout; architecture one of dataout is begin process(datain) begin case datain is
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when "0000" => dataout<="1111110"; --数码管显示 0 when "0001" => dataout<="0110000"; --数码管显示 1 when "0010" => dataout<="1101101"; --数码管显示 2 when "0011" => dataout<="1111001"; --数码管显示 3 when "0100" => dataout<="0110011"; --数码管显示 4 when "0101" => dataout<="1011011"; --数码管显示 5 when "0110" => dataout<="1011111"; --数码管显示 6 when "0111" => dataout<="1110000"; --数码管显示 7
设
when "1000" => dataout<="1111111"; --数码管显示 8 when "1001" => dataout<="1111011"; --数码管显示 9 when others => dataout<="0000000"; --不显示 end case;
计
end process; end one; (2)Dataout--七段译码器模块仿真图：
过
程图 2.10 七段译码器模块仿真图
由图可知： 当七段译码器的输入信号 (datain) “0000”“0001” 为 、 、 “0010”、 “0011”、 “0100”、 “0101”、 “0110”、 “0111”、 “1000”、 “1001” 输出信号 ， (dataout) 依次为: 1111110” 0110000” 1101101” “ 、 “ 、 “ 、 “ 1111001”、“ 0110011”、“ 1011011”、“ 1011111”、“ 1110000”、 “1111111”、“ 1111011”,当 conin 输入信号为其他时，译码输出为 “0000000”。表 2.3 七段译码器的输入及译码对
照表
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二进制译 码输入 0000 0001 0010 0011 0100 0101
二进制译码输出
数码管显示数字
1111110 0110000 1101101 1111001 0110011 1011011 1011111 1110000 1111111 1111011 0000000
0 1 2 3 4 5 6 7 8 9 无显示
设
0110 0111 1000
计
1001 其他输入
(3)输出处理模块—Dataout 符号文件：
过
程
图 2.11 输出处理模块—allout 符号文件
软件设计四位密码锁的电路设计原理图如下：
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设
计
图3.1 四位密码锁的电路设计原理图
过
系统仿真该四位数字密码锁的设计是一个实时的系统，对于每一个按键的操 作都是在时钟的上升沿完成的，是一个动态的逻辑关系；而系统输出为
程
数码管显示的实时输出，不便于分析该系统电路的功能，且系统电路中 存在自动刷新的功能模块，因而电路仿真时不能较好地观察输出结果， 为了解决这一问题，故修改电路的原理图如下：
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设图4.1 便于观察输出结果的原理图
计
过
程图4.2 系统仿真图(一)
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